JPS63175934A - デ−タ処理装置 - Google Patents

デ−タ処理装置

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JPS63175934A
JPS63175934A JP62008394A JP839487A JPS63175934A JP S63175934 A JPS63175934 A JP S63175934A JP 62008394 A JP62008394 A JP 62008394A JP 839487 A JP839487 A JP 839487A JP S63175934 A JPS63175934 A JP S63175934A
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雅仁 松尾
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3842—Speculative instruction execution
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、パイプライン処理機能と分岐命令の飛び先
予測部を備えたデータ処理装置に関する。
〔従来の技術〕
第３図は、命令のパイプライン処理機能と分岐命令の飛
び先予測部を備えた従来のデータ処理装置の一部を示す
ブロック図である。同図において、１は命令をデータバ
ス６を介してブリフェッチ（先取り制御）し、持ち行列
をつくる命令プリフェッヂキュー、２は命令ブリフＩツ
ヂキュ−１より命令を取り込みデコード（解読）する命
令デコード部、３は命令デコード部２でデコードされた
結果を実際に実行Ｊる命令実行部、４は後に詳述でる分
岐予測テーブルに従い、分岐命令の予測を行う分岐予測
部、５は命令デコード部２のデコード結果により分岐先
番地を生成する分岐先番地生成回路、６はデータバスで
ある。またＳｌは分岐予測信号、Ｓ２は次にデコードさ
れる命令の番地信ｐ３　、３３は現在実行中の命令番地
信号である。
このような構成において、命令実行部３で命令を実行し
ている間に命令デコード部２では次に実行すべき命令を
デコードしており、命令実行部３で実行が終了しｌζら
命令デコード部２でデコードが既に終了している次の命
令が速やかに実行される。また、命令ブリフェッチキュ
ー１では図示しない主記憶がアクセスされていない時間
を利用して命令をあらかじめ取込んでおぎ、命令デコー
ド部２が命令ブリフェッチキュー１から次にデコード寸
べき命令のデータをフェッチする（取込む）ことにより
命令フェッチにかかる時間を短縮している。
このようにパイプライン機能を有するデータ処理装置で
は、各部１〜３が並列に動作することにより実効的な速
成を上げている。しかし、命令の流れが乱れた場合、例
えば分岐命令により分岐が実行された時には、命令デコ
ード部２でのデコード結果及び命令ブリフェッチキュー
１に取込まれている命令データはキャンセルされ、命令
ブリフェッヂキュ−１は分岐命令により指定された飛び
先番地から新たなキューイングを行なう。
すなわら、分岐命令による分岐実行後初めて実行される
命令は主記憶から直接取り込まなければならず、その命
令がフェッチされデコードされるまで命令実行部は命令
の実行を中断しなければならない。
そのため第３図のデータ処理装置では、この点を改善す
るために分岐予測部４を設けている。分岐予測部４は、
第４図で示したような分岐命令番地と、その分岐命令が
過去に実行された時の履歴をもとに、次回実行された時
に分岐するかどうかを予測した分岐予測ビットとを紺に
して記憶した予測テーブルを利用して、分岐予測を行う
ものである。この予測テーブル作成の方法によってはか
なり高い確率でプログラムの流れが予測できることがわ
かっている。
！ｌＪ作について説明すると、分岐予測部４は次に命令
デコード部２でデコードされる命令の番地信号Ｓ２に基
づぎ分岐予測部６Ｓ１を命令デコード部２に送る。分岐
予測信号Ｓ１は第４図で示した分岐予測ビットの値であ
り、その命令が最近実行された分岐命令であり過去の履
歴により次回実行された時分岐するかどうかを予測した
ものである。
一方、命令ブリフェッチキュー１より命令デコード部２
に命令データが取り込まれると、命令デコード部２は命
令デコードを開始する。命令デコードの結果、デコード
した命令が分岐命令であり、かつ分岐予測部４からの分
岐予測信号Ｓ１が分岐の発生を予測していると、命令ブ
リフェッチキュー１に取り込まれている命令データはク
リアされる。さらに、命令デコード部２の解読結果に基
づき分岐先番地生成回路５では飛び先番地が生成され、
この飛び先番地が命令ブリフェッチキュー１に渡される
。命令ブリフェッチキュー１はその飛び先番地に従いキ
ューイングを行い、取り込まれた命令データを命令デコ
ード部２に渡す。
上述した分岐予測が的中した時には、命令実行部３が次
に実行すべき命令がより学期に主記憶より取り込まれる
ため、次の命令実行までの持ち時間を短縮することがで
きる。また、分岐予測が外れた時には、現在実行中の命
令の番地Ｓ３により第４図で示した分岐予測テーブルに
おける番地。
分岐予測ビットの０録（分岐発生と予測しなかったにも
かかわらず分岐したとき）及び抹消（分岐発生と予測し
たにもかかわらず分岐しなかったとき）の操作を行う。
このような分岐予測部４の付加により分岐命令実行後の
分岐によるバ、イブライン処理の乱れを抑え、データ処
理装置の実効的なｈ１算速度を上げている。
〔発明が解決しようとする問題点〕
従来の命令のパイプライン処１！Ｉ！ホ能を備えたデー
タ処理装置は、以上のように、分岐予測部４を備えるこ
とにより分岐命令における分岐の発生の予測をおこなっ
てパイプライン処理の乱れを押えている。しかしながら
、分岐発生予測の判定は命令デコード部２で、命令デー
タをデコードする際に分岐予測信号Ｓ１に従って行われ
るので、命令デコード部２である命令データの解読を行
う以前に、その命令に対する分岐予測信号８１が命令デ
コード部２に送られていなければならない。
そのため、１つ前の命令データ解読中に、命令デコード
部２において次の命令データ（すなわち上記ある命令デ
ータ）の番地信号Ｓ２を分岐予測部４に送る必要がある
。しかしながら、次の命令データの番地計算は、現在解
読中の命令データの命令長を確定し、それにその時のプ
ログラムカウンタの値を加えることにより得られるため
時間がかかり、特に可変長命令セットを持つデータ処理
装置ではさらに命令長の確定に時間がかかつてしまう。
その結果、分岐予測部に次の命令データの番地信号Ｓ２
を送るのが遅れ、分岐予測処理４より分岐予測信号Ｓ１
が命令デコード部２に送られる前に、命令デコード部２
に次の命令データが命令プリフェッチキュー１より取込
まれてしまうという不都合が生じるという問題点があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、デコードを行うべぎ命令の分岐予測信号を早
期に得ることにより、より高速な分岐予測処理のできる
データ処理装置を特別な回路を付加することなく提供す
ることである。
（問題点を解決するための手段〕 この発明にかかるデータ処理装置は、パイプライン処理
！ｌ能を備え、Ｍｌの命令の少なくとも１つ前に実行さ
れる第２の命令の番地により、前記第１の命令の実行に
より分岐が起こるかどうかを予測するようにしたもので
ある。
〔作用〕
この発明においては、前記第１の命令の分岐予測を前記
第１の命令の１つ前に実行される前記第２の命令の番地
により行っているため、より早期に分岐予測を行うこと
ができる。
〔実施例〕
第１図は、この発明の一実施例であるパイプライン処理
機能と分岐命令の飛び光子測部を備えたデータ処理装置
の一部を示すブロック図である。
同図において１．５．８１は従来と同じなので説明は省
略する。２．３．４の基本動作は従来と同じであるが、
次の点が各々異なっている。命令デコード部２は、分岐
予測部４に現在解読中の命令データの番地信号Ｓ４を送
り、命令実行部３は、分岐予測部４に現在実行中の命令
の直前に実行された命令の番地信号Ｓ５を分岐予測部４
に送っている。そして、分岐予測部４は第２図に示すよ
うな命令番地と、分岐予測ビットを組にした予測テーブ
ルを利用して予測を行うらのである。分岐予測ビットは
次にデコードする命令が最近実行された分岐命令であり
過去の膜層により次回実行された時分岐するかどうかを
予測したものである。Ｓ４、Ｓ５は前述したように各々
現在解読中の命令データの番地信号、現在実行中の命令
の直前に実行された命令の番地信号である。
以上のような構成において、分岐予測部４は現在デコー
ド巾の命令の番地１ｇ号Ｓ４により前述した予測テーブ
ルに従い、次にデコードする命令の分岐予測信号Ｓ１を
次の命令を取込む曲の命令デコード部２に送る。そして
、命令ブリフエッチギュ−１より命令デコード部２に次
の命令データが取り込まれると、既に受けとっている分
岐予測信号Ｓ１と共に命令デコードを開始する。命令デ
コードの結果、デコードした命令が分岐命令であり、か
つ分岐予測信号Ｓ１により分岐が起こると予測されると
、命令プリフェッチキュー１に取り込まれている命令デ
ータはクリアされる。さらに、命令デコード部２の解読
結果に基づき分岐先番地生成回路５より出力される飛び
先番地が命令ブリフエツヂキュー１に渡される。命令プ
リフェッチキュー１はその飛び先番地に従い、キューイ
ングを行い、取り込まれた命令データを命令デコード部
２に渡す。
分岐予測が的中した時には命令実行部３が次に実行すべ
き命令がより早期に主記憶より取り込まれるため、次の
命令実行までの持ち時間を短縮することができる。また
、分岐命令が命令実行部３で実行された際、その命令が
始めて実行された時のように分岐予測部４に登録されて
いなかったり、分岐予測部４による予測が外れていた場
合には命令実行部３から分岐命令予測部４にその命令の
直前に実行された命令番地信＠Ｓ５を送ることにより第
２図で示した分岐予測テーブルにおける番地。
分岐予測ビットのΩ録及び抹消換作を行う。
このように、現在命令デコード部２で解読中の命令の番
地で次にデコードされる命令が分岐するかどうかの予測
を分岐予測部４が行っている。現在解読中の命令の番地
の確定は当然のことながら、デコード部２にお（）る解
読の当初で判明しているため、早期に現在解読中の命令
の番地信号Ｓ４を分岐予測部４に送ることができる。そ
の結果、分岐予測部４から次の命令に対する分岐予測信
号Ｓ１を命令デーコド部２へ早期に送ることができ、命
令デ」−ド部２は次の命令デ」−ドの解読を行う以前に
確実に分岐予測信号８１を受取ることができる。このた
め、より高速な分岐予測処理を行えることになり、デー
タ処理装置の実効速度が向モする。また１歴に依存する
分岐命令では分岐命令の前に実行された命令番地で分岐
予測を行うことは特に有効である。
なｄ５、この実施例の分岐予測部４では、分岐命令の直
前に実行された１つの命令データの番地で次にデコード
する命令の分岐を予測していたが、分岐命令の前に実行
された複数の命令データの番地群で次にデコードする命
令の分岐を予測してもよく、この場合、さらにｌＩｆ率
の高い予測が行える。
〔発明の効果〕
以上説明したように、この発明によれば当該命令データ
の１つ前の命令データの番地により分岐予測を行うため
、デコードすべき命令の分岐予測が早期に得ることがで
き、より高速なデータ処理を特別な回路を付加すること
なく簡単な構成で行うことができる。
【図面の簡単な説明】
第１図はこの発明の一実施例である命令のパイプライン
処理機能と分岐命令の飛び光子測部を備えたデータ処理
装置の一部を示すブロック図、第２図は第１図の分岐予
測部で用いられる予測テーブルを示す図、第３図は従来
の命令のパイプライン処理別能と分岐命令の飛び光子測
部を備えたデータ処理装置の一部を示すブロック図、第
４図は第３図の分岐予測部で用いられる予測テーブルを
示す図である。 図において、２は命令デコード部、３は命令実行部、４
は分岐予測部である。 なお、各図中同一符号は同一または相当部分を示す。 第１図 第２図 第３ｍ 第４図

Claims (1)

    【特許請求の範囲】
  1. （１）パイプライン処理機能を有するデータ処理装置に
    おいて、次に実行すべき命令をデコードする命令デコー
    ド部、この命令デコード部でデコードされた結果を実行
    する命令実行部、分岐命令の予測を行う分岐命令予測部
    を備え、上記命令デコード部の現在デコード中の命令の
    信号と、上記命令実行部の現在実行中の命令の直前に実
    行された命令の信号との、少くとも一方を上記分岐命令
    予測部に与えて、デコードする命令の分岐予測信号を、
    次の命令を取り込む前の上記命令デコード部に与えるよ
    うにしたことを特徴とするデータ処理装置。
JP62008394A 1987-01-16 1987-01-16 データ処理装置 Expired - Lifetime JP2603626B2 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08171492A (ja) * 1994-12-20 1996-07-02 Kofu Nippon Denki Kk 情報処理装置

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4991080A (en) * 1986-03-13 1991-02-05 International Business Machines Corporation Pipeline processing apparatus for executing instructions in three streams, including branch stream pre-execution processor for pre-executing conditional branch instructions
JP2723238B2 (ja) * 1988-01-18 1998-03-09 株式会社東芝 情報処理装置
US5228131A (en) * 1988-02-24 1993-07-13 Mitsubishi Denki Kabushiki Kaisha Data processor with selectively enabled and disabled branch prediction operation
JPH081599B2 (ja) * 1988-02-24 1996-01-10 三菱電機株式会社 データ処理装置
GB8817912D0 (en) * 1988-07-27 1988-09-01 Int Computers Ltd Data processing apparatus
JPH0769811B2 (ja) * 1988-12-21 1995-07-31 松下電器産業株式会社 データ処理装置
US5136697A (en) * 1989-06-06 1992-08-04 Advanced Micro Devices, Inc. System for reducing delay for execution subsequent to correctly predicted branch instruction using fetch information stored with each block of instructions in cache
US5226130A (en) * 1990-02-26 1993-07-06 Nexgen Microsystems Method and apparatus for store-into-instruction-stream detection and maintaining branch prediction cache consistency
US5230068A (en) * 1990-02-26 1993-07-20 Nexgen Microsystems Cache memory system for dynamically altering single cache memory line as either branch target entry or pre-fetch instruction queue based upon instruction sequence
US5276882A (en) * 1990-07-27 1994-01-04 International Business Machines Corp. Subroutine return through branch history table
WO1992006426A1 (en) * 1990-10-09 1992-04-16 Nexgen Microsystems Method and apparatus for parallel decoding of instructions with branch prediction look-up
US5265213A (en) * 1990-12-10 1993-11-23 Intel Corporation Pipeline system for executing predicted branch target instruction in a cycle concurrently with the execution of branch instruction
US5434986A (en) * 1992-01-09 1995-07-18 Unisys Corporation Interdependency control of pipelined instruction processor using comparing result of two index registers of skip instruction and next sequential instruction
US5313634A (en) * 1992-07-28 1994-05-17 International Business Machines Corporation Computer system branch prediction of subroutine returns
US5434985A (en) * 1992-08-11 1995-07-18 International Business Machines Corporation Simultaneous prediction of multiple branches for superscalar processing
US5748976A (en) * 1993-10-18 1998-05-05 Amdahl Corporation Mechanism for maintaining data coherency in a branch history instruction cache
GB2285154B (en) * 1993-12-24 1998-04-01 Advanced Risc Mach Ltd Branch cache
JP3599409B2 (ja) * 1994-06-14 2004-12-08 株式会社ルネサステクノロジ 分岐予測装置
US5933860A (en) * 1995-02-10 1999-08-03 Digital Equipment Corporation Multiprobe instruction cache with instruction-based probe hint generation and training whereby the cache bank or way to be accessed next is predicted
US5905881A (en) * 1995-11-30 1999-05-18 Unisys Corporation Delayed state writes for an instruction processor
US5742805A (en) * 1996-02-15 1998-04-21 Fujitsu Ltd. Method and apparatus for a single history register based branch predictor in a superscalar microprocessor
US8583895B2 (en) * 1996-05-15 2013-11-12 Nytell Software LLC Compressed instruction format for use in a VLIW processor
US5867699A (en) * 1996-07-25 1999-02-02 Unisys Corporation Instruction flow control for an instruction processor
US5974538A (en) * 1997-02-21 1999-10-26 Wilmot, Ii; Richard Byron Method and apparatus for annotating operands in a computer system with source instruction identifiers
JP3741870B2 (ja) * 1998-08-07 2006-02-01 富士通株式会社 命令及びデータの先読み方法、マイクロコントローラ、疑似命令検出回路
US6421774B1 (en) * 1999-11-05 2002-07-16 Ip First L.L.C. Static branch predictor using opcode of instruction preceding conditional branch
EP1442363A1 (en) * 2001-10-02 2004-08-04 Koninklijke Philips Electronics N.V. Speculative execution for java hardware accelerator
US7725695B2 (en) * 2005-05-31 2010-05-25 Arm Limited Branch prediction apparatus for repurposing a branch to instruction set as a non-predicted branch
US20070294518A1 (en) * 2006-06-14 2007-12-20 Shen-Chang Wang System and method for predicting target address of branch instruction utilizing branch target buffer having entry indexed according to program counter value of previous instruction
US7779241B1 (en) * 2007-04-10 2010-08-17 Dunn David A History based pipelined branch prediction
US9104399B2 (en) * 2009-12-23 2015-08-11 International Business Machines Corporation Dual issuing of complex instruction set instructions
US8082467B2 (en) * 2009-12-23 2011-12-20 International Business Machines Corporation Triggering workaround capabilities based on events active in a processor pipeline
US9135005B2 (en) * 2010-01-28 2015-09-15 International Business Machines Corporation History and alignment based cracking for store multiple instructions for optimizing operand store compare penalties
US8495341B2 (en) * 2010-02-17 2013-07-23 International Business Machines Corporation Instruction length based cracking for instruction of variable length storage operands
US8938605B2 (en) * 2010-03-05 2015-01-20 International Business Machines Corporation Instruction cracking based on machine state
US8464030B2 (en) 2010-04-09 2013-06-11 International Business Machines Corporation Instruction cracking and issue shortening based on instruction base fields, index fields, operand fields, and various other instruction text bits
US8645669B2 (en) 2010-05-05 2014-02-04 International Business Machines Corporation Cracking destructively overlapping operands in variable length instructions
US20120311308A1 (en) * 2011-06-01 2012-12-06 Polychronis Xekalakis Branch Predictor with Jump Ahead Logic to Jump Over Portions of Program Code Lacking Branches
US10664280B2 (en) * 2015-11-09 2020-05-26 MIPS Tech, LLC Fetch ahead branch target buffer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5759253A (en) * 1980-09-29 1982-04-09 Nec Corp Branch instruction prefetch system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4176394A (en) * 1977-06-13 1979-11-27 Sperry Rand Corporation Apparatus for maintaining a history of the most recently executed instructions in a digital computer
US4200927A (en) * 1978-01-03 1980-04-29 International Business Machines Corporation Multi-instruction stream branch processing mechanism
JPS56149646A (en) * 1980-04-21 1981-11-19 Toshiba Corp Operation controller
US4370711A (en) * 1980-10-21 1983-01-25 Control Data Corporation Branch predictor using random access memory
US4477872A (en) * 1982-01-15 1984-10-16 International Business Machines Corporation Decode history table for conditional branch instructions
US4764861A (en) * 1984-02-08 1988-08-16 Nec Corporation Instruction fpefetching device with prediction of a branch destination for each branch count instruction

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5759253A (en) * 1980-09-29 1982-04-09 Nec Corp Branch instruction prefetch system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08171492A (ja) * 1994-12-20 1996-07-02 Kofu Nippon Denki Kk 情報処理装置

Also Published As

Publication number Publication date
JP2603626B2 (ja) 1997-04-23
US4858104A (en) 1989-08-15

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