JPH0331933A

JPH0331933A - データ処理装置

Info

Publication number: JPH0331933A
Application number: JP16781689A
Authority: JP
Inventors: Yoshio Kasai; 河西　善夫
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-06-28
Filing date: 1989-06-28
Publication date: 1991-02-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は分岐予測によって先行分岐処理を行うデータ
処理装置に関する。

〔従来の技術〕

第４図は命令のパイプライン処理機構と分岐予測処理機
構を備えた従来のマイクロプロセッサのブロック図で、
図において、（１）は分岐先の命令を選択的に登録する
命令キャッシュ、（２）は命令フェッチ部、（８１は命
令デコード部、（４）は命令実行部、（５）は分岐予測
ｉ、（ａ）は分岐先アドレス生成回路、（７１ｉ’ｉ−
ｉ’−タバス、（３）はアドレスバス、（９）ｉｉ＆ｉ
命令実行部）または分岐先アドレス生成回路（６）で生
成される分岐先アドレス、叫は命令キャッシュ（１）か
らフェッチされる命令、０υは命令キュ一部（２）から
命令実行部（３）に入力される命令コード、αａＶｉ、
ａＶｉ、デコード命令アドレス、（１４）は分岐予測結果を示す分岐予測
信号、（１５は分岐予測信号（１４１にしたがって分岐
先アドレスを生成するために必要なアドレス、叫は分岐
予測結果にしたがって命令デコード部から命令フェッチ
部に出力される先行分岐信号、卸は現在実行中の命令ア
ドレス、ｃｎＦｉ命令キュー、ノハフエツチすべき命令
アドレスを示すブリフェッチアドレスレジスタである。

従来の命令のパイプライン処理を行うデータ処理装置で
は命令実行部（４）において命令１を実行中、命令デコ
ード部（３）では次に実行すべき命令２をデコードし、
命令１の実行が終了し次第次の命令２を実行する。ブら
に、命令フェッチ部（２）において、命令１及び２の各
処理中にバスの空き時間を利用して、主記憶から次の命
令デコードに必要な命令コードのプリフェッチを行い命
令キュー（２υに格納する。一般に、データ処理装置に
かいては処理を行う命令は主記憶よりフェッチされる。

上記ｍ’ｔアクセスする時間はデータ処理装置内部でデ
ータをアクセスする時間に比べて非常に長い。そこで、
バスの空き時間を利用して命令をプリフェッチし命令キ
ューに格納してかくことによって、命令フェッチによる
待ち時間を改善している。このように、命令をパイプラ
イン処理することによって命令の処理を高速化している
。命令をパイプライン処理するデータ処理装置では、命
令実行部（４）にかいて分岐命令が実行され分岐が起き
た場合、命令の実行を分岐先のアドレスに切り替える必
要があり、現在行われているデコード処理（分岐命令の
次の命令）、命令のプリフェッチおよび命令キューｃ！
１に格納されている命令コードを無効化してパイプライ
ン処理をキャンセルし、分岐先アドレスに従って新たに
命令フェッチからやシ直す。

そのため、既に行った命令フェッチおよびデコードは無
駄になり、新たな命令フェッチおよびデコードが終了す
るまで命令の実行が中断されパイプライン処理の効率が
落ちる。さらに、分岐先の命令は分岐の実行後に主記憶
からフェッチしなければならないため命令フェッチによ
る待ち時間が生じる。そこで、分岐先の命令フェッチを
高速化するため、分岐先の命令を命令キャッシュ（１）
に登録しておき次回その命令が実行てれる場合の命令フ
ェッチを高速化している。

さらに、分岐命令の実行時のパイプライン処理の効率を
高めるため、命令デコード段階で分岐予測による先行分
岐処理を行っている。分岐予測は分岐予測部（５）にそ
の分岐命令が過去に実行でれた際に分岐したかどうかを
示す分岐履歴を保持してかき、その分岐履歴に基づいて
現在デコード中の分岐命令が実行とれた際に実際に分岐
するかどうかを予測することである。分岐すると予測さ
れる場合には命令フェッチを分岐先の命令に切シ替える
。分岐先の命令列への折シ替えは、デコード部から出力
される先行分岐信号に従って、命令フェッチをキャンセ
ルし命令キューＱ９に格納されている命令コードαυを
クリアし、分岐先アドレス生成回路（６）によって生Ｆ
ｌｉ、”ｇれる分岐先アドレスにしたがって分岐先の命
令をフェッチすることによυ行う。このとき、命令実行
部（４）では分岐命令の前の命令を実行中である。命令
実行部（４）にかいてその分岐命令が実行ゼれ実際に分
岐が起きた場合、既にデコード段階で命令処理の流れは
分岐先の命令に続く命令列に切す替えられているため、
次に実行すべき分岐先の命令は主記憶よりフェッチされ
デコードされてすぐに実行可能となっている司能性が高
く、先行分岐処理を行わずに命令実行部（４）で分岐処
理を行った場合に比べ命令の処理効率を向上させている
。

〔発明が解決しようとする課題〕

従来のデータ処理装置は以上のように構成されていたの
で、その処理を高速化する手法を数多く取シ入れている
が、分岐予測結果に基づき先行分岐処理を行った場合、
必ずしもその分岐予測が当たるとは限らず、命令実行部
にかいてその分岐命令が実行されたとき分岐しなかった
とすると分岐予測は外れたことになり、実行されるべき
命令列を分岐命令の次の命令に続く命令列に戻でなけれ
ばならない。従って、パイプライン処理をキャンセルし
、分岐命令の次の命令のアドレスから命令フェッチをや
り直す必要がある。分岐予測が外れた場合、分岐命令の
次の命令は命令キャッシュには登録でれていないため主
記憶から再度フェッチしなければならず命令フェッチに
待ち時間が生じまた、先行分岐した命令がサブルーチン
呼び出し命令の場合、この命令の次の命令はサブルーチ
ンリターン命令が実行された後必ず実行とれるがこの命
令コードも命令キュツシュには登録されていないため、
主記憶から再度フェッチしなければならず命令フェッチ
に待ち時間が生じるなどの問題点を有していた。

本発明は上記のような問題点を解決するためになされた
もので、分岐予測による先行分岐処理が外れた場合やサ
ブルーチンリターン命令が実行でれた場合においても実
行すべき命令のフェッチを高速化する手段を提供するこ
とにある。

〔課題を解決するための手段〕

この発明に係るデータ処理装置は先行分岐処理時にかい
て既にフェッチされ命令キューに格納てれている分岐命
令に引き続く命令コードを命令キャッシュに登録する手
段を持つようにしたものである。

〔作用〕

この発明におけるデータ処理装置は分岐予測が失敗した
場合にかいても実行すべき命令コードが命令キャッシュ
に登録されているので、主記憶を再度アクセスすること
なく高速に命令フェッチを実行でき命令の処理を高速化
できる。

〔実施例〕

以下、この発明のデータ処理装置の一実施例を図につい
て説明する。先ず、この発明のデータ処理装置にかける
分岐命令について説明する。分岐命令は分岐条件がスタ
ティックかダイナミックか及び分岐先がスタティックか
ダイナミックかによう計４種類に分類できる。この発明
のデータ処理装置ではこのうち次の２種類の分岐命令に
ついて先行分岐処理を行う。第１の種類の分岐命令は分
岐条件、分岐先ともスタティックな命令である。

この種の命令には無条件分岐命令（ＢＲＡ）とサブルー
チン呼び出し命令（８８Ｒ）がある。第２の種類の分岐
命令は分岐条件がダイナミックで分岐先がスタティック
な命令で、この種の命令には条件分岐命令（Ｂｅｅ）が
ある。

第１図はこの発明の一実施例であるデータ処理装置を示
すブロック図である。図において、（１）は分岐先の命
令を選択的に登録する６４エン）　ＩＪの命令キャッシ
ュ、（２）は命令フェッチ部、（３）は命令デコード部
、（４）は命令実行部、（６）は分岐予測部、＋６）は
分岐先アドレス生成回路、（γ）はデータバス、（３）
はアドレスバス、（９）は命令実行部（４）または分岐
先アドレス生成回路（６）で生成ぢれる分岐先アドレス
、叫は命令キャッシュ（１）からフェッチされる命令、
ＱＤＩｄ命令キュ一部から命令実行部（４）に入力され
る命令コード、（ｊｕｔｕｔデコ−ド測処理を行うため
のデコード命令アドレス、　（１４１は分岐予測結果を
示す分岐予測信号、ａ５１ｄ分岐予測信号（１，４）に
したがって分岐先アドレスを生成するために必要なアド
レス、ｏｏは先行分岐処理を行う場合に命令デコード部
から命令フェッチ部に出力される先行分岐信号、αＤは
現在実行中の命令アドレス、關はデコード部（３）にお
いて分岐命令のデコード結果に基づさ分岐命令の次の命
令データを命令キュッシュ（１）に登録することを要求
する命令登録要求信号、０９は命令キューに格納された
命令コードを命令キャッシュ（１）に登録するための命
令バス、　ＣＩ！１１は命令キュー、］ワはフェッチす
べき命令のアドレスを示すブリフェッチアドレスレジス
タ、のは命令キュー（２１１から命令デコード部（３）
に出力される命令コードのアドレスを示すキュー出力ア
ドレスレジスタ、ｃ！４はブリフェッチアドレスレジス
タωまたはキュー出力アドレスレジスタΩのアドレスを
選択するマルチプレクサである。なか、従来のものと同
一符号は同一のものを示す、。

次に動作について説明する。この発明のデータ処理装置
では命令実行部（４）で命令１を実行中、命令デコード
部り３）で命令２をデコードし、同時に命令フェッチ部
（２）で命令フェッチを行い、次のデコードに必要な命
令コードを命令キューＣＤに格納している。実行される
命令は主記憶または命令キャッシュ（１）ようフェッチ
される。命令フェッチ開始アドレスは命令実行部（４）
から分岐先アドレス（９）を介してブリフエツチアドレ
スレジスタノ及ヒキュー出力レジスタのに転送される。

命令フェッチ部（２）はブリフェッチアドレスレジスタ
Ωの値をアドレスバス（３）に出力し、主記憶及び命令
キャッシュ（１）をアクセスする。命令キャッシュ（１
）がヒツトすれば主記憶へのアクセスをキャンセルし、
命令キャッシュ（１）から整置された第１の命令コード
１ワード（ここでワードとは命令長を表現するのに適当
な単位である）を読み出し命令キュー（２ワに格納する
。キャッシュミスの時は主記憶からフェッチした命令コ
ードをデータバス（γ）を経由して命令キューＩ２１１
に格納する。主記憶のアクセスはバスの空き時間を利用
して行われる。第２の命令フェッチはブリフェッチアド
レスレジスタのに含まれるインクリメンタによって１イ
ンクリメントして第１の命令フェッチと同様にして行う
。命令フェッチ部（２）によってフェッチされた命令コ
ードは、命令キュー（２１１から命令コードαυを介し
て命令デコード部（３）に渡される。命令キュー！２Ｉ
から出力される命令コードのアドレスは、キュー出力ア
ドレスレジスタのによって管理する。キュー出力アドレ
スレジスタツは内部にインクリメンタを持ち出力される
命令コードのアドレスを示す。

次に、命令デコード部（３）でデコード中の命令が先行
分岐命令である場合について説明する。第１の種類の分
岐命令（ＢＲＡ、ＢＳＲ）はその命令が命令実行部（４
）で実行された場合には必ず分岐する。従って、分岐予
測部（５）の分岐予測信号（１４１に拘らず先行分岐処
理を行う。第２の種類の分岐命令（ＢｅＣ。

ＡＣＥ　）は分岐予測部（５）の分岐予測信号（１４１
に従って先行分岐処理を行う。先行分岐する場合、命令
デコード部（３）は分岐先アドレス生成回路（６）に対
し、分岐先アドレスを計算するために必要な情報を与え
、分岐先アドレス金生戊する。また、先行分岐信号αＧ
を発生させ、命令フェッチ部（２）に対して先行分岐が
発生したことを示す。さらに、先行分岐命令のデコード
結果に基づいて、命令登録要求信号（１８１を発生させ
る。命令のデコード結果、その分岐命令がＢＳＨの場合
には必ずその分岐命令の次の命令が実行され、また、Ｂ
ｃｃ　、　ＡＣＢの場合には先行分岐処理が間違ってい
る可能性があるため、命令登録要求信号間を発生させ、
分岐命令の次の命令を命令キャッシュ（１）に登録する
ように命令フェッチ部（２）に要求を出す。命令フェッ
チ部（２）は先行分岐命令がデコードされている間にも
、ブリフェッチアドレスレジスタのを更新しつつ次の命
令フェッチを続行して）ｂｌその先行分岐命令の次の命
令コードは命令キューＱ１）に格納されキューの先頭に
あう、そのアドレスキュー出力アドレスレジスタのに保
持されている。命令フェッチ部（２〉では先行分岐信号
ａｅが発生し、かつ命令登録要求信号α＆が発生したら
、マルチプレクサ（２）を切す替えてキュー出力アドレ
スレジスタΩの値をアドレスバスに出力し、命令キュー
から経路（１９に１ワード出力し、このアドレス及び命
令コードを命令キャッシュ（１）に登録する。その後、
命令キュー（２υをクリアし、分岐先アドレスを分岐先
アドレス（９）を介して分岐先アドレス生成回路（６）
からブリフェッチアドレスレジスタの及びキュー出力ア
ドレスレジスタのにロードし、分岐先の命令に続く命令
コードの７エツチを開始する。

次に、この分岐命令が命令実行部（４）で実行され分岐
しなかった場合、即ち、分岐予測が間違っていた場合に
は、パイプライン処理をキャンセルし、分岐命令の次の
命令のアドレスから命令フェッチをやｂ直す必要がある
。命令フェッチ部（２）は命令実行部（４）から分岐命
令の次のアドレスを分岐先アドレス（９）を介してブリ
フェッチアドレスレジスタの及びキュー出力アドレスレ
ジスタのにロードし命令フェッチを開始する。命令フェ
ッチ部（２）はブリフェッチアドレスレジスタのの値を
アドレスバス（３）に出力し、命令キャッシュ（１）及
び主記憶をアクセスする。この分岐命令の次のアドレス
の命令コードは先行分岐処理を行ったときに、命令キャ
ッシュ（１ンに登録されておルキャッシュヒットする。

従って、命令フェッチ部（２）は主記憶へのアクセスを
キャンセルし、命令キャッシュ（１）から命令コードを
獲得し命令キュー＋２１１に格納する。

命令要求登録信号αａが出力されずに先行分岐信号のみ
出力された場合には、命令キャッシュ（１）への登録は
行わずに先行分岐処理のみ行って分岐先の命令フェッチ
を開始する。

次にこの発明の他の実施例について説明する。

第２図はこの発明の他の実施例を示すブロック図であ、
？ｎ（３１）はサブルーチン呼び出し命令の次のアドレ
スの命令コード、即ち戻り先の命令コードを登録するた
めの８エン）ＩＪの戻り先命令キャッシュ、（３２）は
先行分岐処理の際に先行分岐命令の種類によって出力さ
れる先行分岐コードである。

なか、他の符号は上記実施例と同一につき説明を省略す
る。

次に、先行分岐命令処理時の動作を説明する。

先行分岐命令がデコードされ先行分岐処理をする場合、
先行分岐コード（３２）は２ビツトで表現され先行分岐
命令のデコード結果に基づいて次のように出力される。

ＯＯ：先行分岐処理無しＯｌ：先行分岐のみ（命令キャッシュへの登録無し）　
（ＢＲＡ）１０：分岐予測結果に基づく先行分岐（命令キャッシュ
へ登録）　（ＢｃＣ，ＡＣＢ）１１：サブルーチン先行
分岐（戻シ先命令キャッシュへ登録）　（ＢＳＲ）先行分岐コード（３２）が１１以外の時は上記実施例の
動作に対応して同様に動作する。先行分岐コード（３２
）が１１の時は分岐先の命令を登録する命令キャッシュ
（１）をディスエーブルし、戻り先命令キャッシュ（３
１）をイネーブルにして、キュー出力レジスタの値をマ
ルチプレクサ（２４１を介してアドレスバス（３）に出
力し、命令キューの先頭に格納されている１ワードを戻
り先命令キャッシュ（３１）に登録する。戻シ先命令キ
ャッシュ（３１）の登録方式をフルアンシアテイブとす
ることによって８回のリターン命令実行に対して有効で
ある。

サブルーチンリターン命令が実行された場合、命令実行
部（４）から戻り先のアドレスが、ブリフェッチアドレ
スレジスタの及びキュー出かレジスタのに伝送される。

命令フェッチ部（２）はブリフェッチアドレスレジスタ
ｃ！ａの値をアドレスバス（３）に出力し、命令キャッ
シュ（１）、戻り先命令キャッシュ（３１）及び主記憶
をアクセスする。命令キャッシュ（１）、戻り先命令キ
ャッシュ（３１）のどちらかがヒラ）　した場合ｎ、主
記憶へのアクセスをキャンセルして、ヒツトした方の命
令キャッシュから命令コードを読み出し、命令キュー（
２１１へ格納する。

次にこの発明のもう１つの他の実施例について説明する
。第３図はこの発明のもう１つの他の実施例を示すデー
タ処理装置のブロック図である。

なか第１図の上記実施例と同一符号は同一のものを示す
ので説明を省略する。図において、第１図と同様に分岐
命令がデコードされ先行分岐を行う場合、命令フェッチ
部（２）では先行分岐信号ａｂ＋の発生に従って、全て
の先行分岐処理に対してマルチプレクサｃ！４１を切り
替えて、キュー出力アドレスレジスタのの値をアドレス
バス（３）に出力し、命令キューＱＤから命令バス（ｌ
ｌＪに１ワード出力し、このアドレス及び命令コードを
命令キャッシュ（１）に登録する。その後、命令キュー
Ｉ２ｉ＋ｔクリアし、分岐先アドレス（９）を介して分
岐先アドレス生成回路（６）からブリフェッチアドレス
レジスタの及びキュー出力レジスタのにロードし、分岐
先の命令に続く命令コードのフェッチをＭ始ｊ；Ｅ：、
。

〔発明の効果〕

以上のようにこの発明によれば、先行分岐処理を行った
とき分岐命令の檎類に応じて命令登録要求信号を発生さ
せ、キュー出力アドレスレジスタを持って命令キューに
格納でれている分岐命令の次のアドレスの命令コードを
命令キャッシュに登録して釦くので、分岐予測が失敗し
た場合やサブルーチンリターン命令が実行された場合に
も、高速に命令フェッチを行うことが可能でデータ処理
装置の性能が向上する。

また、サブルーチン呼び出し命令の次のアドレスの命令
コード、即ち、サブルーチン戻り先アドレスの命令コー
ドを専用の命令キャッシュを持つてこれに登録してかく
ことによってサブルーチンリターン命令実行時の命令フ
ェッチを高速化できデータ処理装置の性能が向上する。

さらに、先行分岐信号だけに従って分岐命令の次のアド
レスの命令コードを命令キャッシュに登録することによ
って少ない付加回路でデータ処理装置の性能を向上させ
ることが可能である。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すデータ処理装置のブ
ロック図、第２図はこの発明の他の実施例を示すデータ
処理装置のブロック図、第３図はこの発明のもう１つの
他の実施例を示すデータ処理装置のブロック図、第４図
は従来のデータ処理装置のブロック図である。図において、（１）・・・命令キャッシュ、（２）・・
・命令フェッチ部、（３）・・・命令デコード部、（４
）・・・命令実行部、（６）・・・分岐予１１！１ｇ、
（６）・・・分岐先アドレス生成回路、（γ）・・・デ
ータバス、（３）・・・アドレスバス、（９）・・・ア
ドレス経路、叫・・・命令経路、αす・・・経路、ａ’
ｂ・・・経路、０・・・デコード命令アドレス、ａ４・
・・分岐予測信号、ａ９・・アドレス、αθ・・・先行
分岐信号、Ｃ１？）・・・実行中アドレス、α訃・・命
令登録要求信号、αＩ・・命令バス、Ｃ２１１・・・命
令キュー、Ω・・・ブリフェッチアドレスレジスタ、ｃ
ｑ・・・キュー出力アドレスレジスタ、Ｃ２４＋−１，
マルチプレクサ、（３１）・・・ｉｂ先命令キャッシュ
、（３２）・・先行分岐コード。な会、図中、同一符号は同一　または相当部分を示す。

Claims

【特許請求の範囲】

（１）分岐先の命令を選択的に記憶する第１の記憶手段
と、命令先取り手段と、先取りした命令を一時格納する
先入れ先出し型の第２の記憶手段と、前記先入れ先出し
型第２の記憶手段への入力命令のアドレス管理手段と、
命令デコード手段と、分岐予測手段と、分岐先アドレス
計算手段と、命令実行手段を備えたデータ処理装置にお
いて、前記先入れ先出し型第２の記憶手段からの出力命
令のアドレス管理手段を以つて、前記命令デコード手段
から出力される先行分岐信号手段及び命令登録要求信号
手段に従つて前記命令先入れ先出し型第２の記憶手段に
格納された命令コードを前記分岐先の命令を選択的に記
憶する第１の記憶手段に記憶することを特徴とするデー
タ処理装置。
（２）分岐先の命令を選択的に記憶する第１の記憶手段
と、命令先取り手段と、先取りした命令を一時格納する
先入れ先出し型の第２の記憶手段と、前記先入れ先出し
型第２の記憶手段への入力命令のアドレス管理手段と、
命令デコード手段と、分岐予測手段と、分岐先アドレス
計算手段と、命令実行手段を備えたデータ処理装置にお
いて、前記先入れ先出し型第２の記憶手段からの出力命
令のアドレス管理手段を持ち、さらにサブルーチンから
の戻り先の命令を記憶する第３の記憶手段を以つて、前
記命令デコード手段から出力される先行分岐コード手段
に従つて前記命令先入れ先出し型第２の記憶手段に格納
された命令コードを前記分岐先の命令を選択的に記憶す
る第１の記憶手段または第３の記憶手段に記憶すること
を特徴とするデータ処理装置。
（３）分岐先の命令を選択的に記憶する第１の記憶手段
と、命令先取り手段と、先取りした命令を一時格納する
先入れ先出し型の第２の記憶手段と、前記先入れ先出し
型第２の記憶手段への入力命令のアドレス管理手段と、
命令デコード手段と、分岐予測手段と、分岐先アドレス
計算手段と、命令実行手段を備えたデータ処理装置にお
いて、前記先入れ先出し型第２の記憶手段からの出力命
令のアドレス管理を以つて、前記命令デコード手段から
出力される先行分岐信号手段に従つて前記命令先入れ先
出し型第２の記憶手段に格納された命令コードを前記分
岐先の命令を選択的に記憶する第１の記憶手段に記憶す
ることを特徴とするデータ処理装置。