JPH0471028A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明はパイプライン制御構造を持つマイクロプロセッ
サに関し、特に命令先読みの制御技術の改良に関する。

（従来の技術〕 第２図は基本的なパイプライン構造を持つマイクロプロ
セッサの一例を示すブロック図であり、図において１は
命令コード及びそのオペランドデータを含む命令を格納
した外部の命令メモリ１２を外部ハス１３を介してアク
セスするハスインクフェイスユニットであり、該バスイ
ンタフェイスユニット１が読出した命令は命令ブリフェ
ッチキュー２にブリフェッチされる。ブリフェッチされ
た命令は命令デコーダ３に与えられ、そこでデコードさ
れて、制御信号として実行ユニット８に与えられ、命令
が実行される。実行される命令が条件分岐命令であった
場合、分岐条件が成立するか否かは実行ユニット８で判
断される。分岐条件成立時、その間、命令ブリフェッチ
キュー２にプリフェッチされた命令は無駄となり、再度
分岐先番地から命令をプリフェッチする必要があり、こ
の間パイプラインが停止して乱れ、結果として動作速度
の低下を引き起こす。

これを改善する方法の１つとして分岐予測方式がある。

第３図は分岐予測方式を用いた従来のパイプライン制御
構造を持つマイクロプロセッサの一例を示すブロック図
である。図において符号１２．３，８，１２．１３は第
２図と同様であり、説明を略す。但し、命令デコーダ３
は命令のデコード及びオペランドデータの解析を行い、
分岐先アドレスに関する分岐先データＢＤを後述する条
件分岐予測部５ｂに与えると共に条件分岐命令の検出を
行う。

命令デコーダ３で条件分岐命令を検出した場合、その検
出信号ＣＢＳが条件分岐予測部５ｂに送られる。

条件分岐予測部５ｂは、命令メモ１月２のアドレスデコ
ーダであるｎビットのプログラムカウンタ７の下位ビッ
ト　（ｉ≦ｎ）の値をデコードするアドレスデコーダ２
３、デコードされた値をアドレスとしてアクセスされる
履歴記憶部２２並びに履歴記憶部２２の内容及び命令デ
コーダ３からの分岐先データＢＤが与えられ、それらに
基づいてプログラムカウンタ７の値を制御するアドレス
制御回路２１から構成される。

履歴記憶部２２は２”×１ヒントのアドレス空間を有し
、各アドレスには過去にそのアドレスの分岐命令が分岐
条件を満足した場合に“１”が書込まれている。この書
込みは実行ユニット８が分岐命令の分岐条件の成立を判
断すると、そのことを示す条件成立信号ＣＳＳを条件分
岐予測部５ｂに出力することにより行われる。

履歴記憶部２２の内容は命令ブリフェッチ制御回路６及
びアドレス制御回路２１にて読出される。アドレス制御
回路２１は履歴記憶部２２の内容及び命令デコーダ３か
ら与えられる分岐先データＢＤに基づき、プログラムカ
ウンタ７の値を制御する。命令フェッチ制御回路６は履
歴記憶部２２の内容に基づき命令ブリフェッチキュー２
及びハスインクフェイスユニ、ト１を制御する。

次にこのように構成された分岐予測方式を用いた従来の
マイクロプロセッサの動作について説明する。

外部ハス１３及びハスインタフェイスユニット１を介し
て、命令メモリ１２から命令が命令ブリフェッチキュー
２にプリフェッチされ、命令デコーダ３でデコードされ
るとき命令デコーダ３が分岐命令であることを検出する
と、そのことを示す検出信号ＣＢＳを条件分岐予測部５
ｂに出力する。

条件分岐予測部５ｂは検出信号ＣＢＳが与えられると、
プログラムカラン〜り７からその値の下位ｉビットを読
出し、アドレスデコーダ２３に入力し、デコードする。

そして命令ブリフェッチ制御回路６及びアドレス制御回
路２１はデコードされた値をアドレスとして履歴記憶部
２２をアクセスする。

その内容が“１”のときは既に分岐条件を過去に満足し
ているので、アドレス制御回路２１は命令デコーダ３で
の分岐先データＢＤの値に基づき分岐先アドレスの値を
プログラムカウンタ７に設定する。また命令ブリフェッ
チ制御回路６は命令ブリフェッチキュー２の内容をクリ
アし、ハスインタフェイスユニット１に対してプログラ
ムカウンタ７に設定された値の命令メモリ１２のアドレ
スをアクセスするように指示する。

また履歴記憶部２２の内容が“０”のときは未だ分岐条
件を満足していないので、アドレス制御回路２１及び命
令ブリフェッチ制御回路６は何も処理を行わず、プログ
ラムカウンタ７は前の値を１インクリメントし、命令ブ
リフェッチキュー２は引続くアドレスの命令を取込む。

一方実行ユニット８が分岐条件を満足したと判断すると
、そのことを示す条件成立信号ＣＳＳを条件分岐予測部
５ｂに送る。条件分岐予測部５ｂは前記検出信号ＣＢＳ
のときと同様にそのときのプログラムカウンタ７の下位
ｉビットの値をデコードし、履歴記憶部２２のデコード
されたアドレスをアクセスし、そこにデータ“１″を書
込む。

このような構成及び動作により、分岐予測が的中した場
合、パイプラインの乱れを低減し、動作速度を向上でき
る。

（発明が解決しようとする課題〕 しかしながら分岐予測方式の従来のマイクロブロセ、す
では分岐予測用の種々のハードウェア（アドレスデコー
ダ、履歴記憶部、アドレス制御回路）等が必要となり、
回路面積が増大すると共に、履歴記憶部のアドレス空間
が命令メモリのアドレス空間に比べ小さいので予測がは
ずれる場合が生しるという問題があった。即ち、履歴記
憶部は命令メモリの下位ｉビットのアドレスに過去に条
件が成立したか否かの履歴を記憶しているので、命令メ
モリの上位ｎ−ｉピントが異なるアドレスに他の分岐命
令が格納されている場合、予測がはずれることがあるの
である。

従って予測の的中率を上げるためにはアドレスデコーダ
及び履歴記憶部の容量を大きくする必要があり、さらに
回路面積が増大してしまうという問題があった。

本発明゛は斯かる事情に鑑みなされたものであり、先読
みアドレスを命令により任意に設定することにより、少
量のハードウェアで分岐命令を多（使用したプログラム
であっても条件分岐命令の実行により生しる虞のあるパ
イプラインの乱れを制御できるマイクロプロセッサを得
ることを目的にする。

（課題を解決するための手段〕 本発明に係るマイクロプロセッサは記憶手段にフェッチ
する命令のアクセスアドレスに関する情報を書込む命令
の実行により前記情報を書込み、条件分岐命令を検出し
たときに書込まれた情報を読出し、読出した情報に基づ
き先読みするアドレスを制御するようにしたものである
。

〔作用〕

本発明においては例えばプログラマが条件分岐命令をプ
ログラム中に記述する場合に、その条件分岐命令の分岐
条件が成立するか否かを予測し、予測に基づき分岐条件
が成立するか否かによりフェッチするアクセスアドレス
をいずれにするかを示す情報を実行する命令をその分岐
命令の前に記述しておく。そしてその命令が実行される
とその情報が記憶手段に書込まれる。

次に分岐命令がデコードされると、分岐命令であること
が検出され、それにより記ｔａ手段の情報が読出され、
それに基づきフェッチするアクセスアドレスが制御され
る。例えば情報が分岐条件が成立すると予測しているこ
とを示している場合は、先読みアドレスを分岐先アドレ
スとし、逆の場合は先読みアドレスを引続くアドレスと
して制御部する。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて説明す
る。第１図は本発明に係るマイクロプロセッサの構成を
示すブロック図である。図において１は命令コード及び
オペランドデータを含む命令を格納した外部の命令メモ
リ１２を外部ハス１３を介してアクセスするハスインタ
フェイスユニットであり、該バスインタフェイスユニッ
ト１が読出した命令は命令ブリフェッチキュー２にブリ
フェッチされる。命令メモリ１２に格納された命令には
条件分岐命令、該条件分岐命令の成立の予測に基づき先
読みアドレスを制御するアドレス制御命令等の命令があ
る。また命令メモリ１２のアドレスは外部ハス１３を介
して与えられたプログラムカウンタ７の値により指定さ
れる。ブリフェッチされた命令は命令デコーダ３にてデ
コー■されて制御信号として実行ユニット８に与えられ
、命令が実行される。また命令デコーダ３はデコード結
果により条件分岐命令を検出し、それを検出するとその
ことを示す検出信号ＣＢＳを後述するブリフェッチアト
レス制御部５ａに与える。さらに条件分岐命令のオペラ
ンドデータを解析し、それに基づき分岐先アドレスを示
す分岐先データＢＤをブリフェッチアドレス制御部５ａ
に与える。実行される命令が条件分岐命令であった場合
、分岐条件が成立するが否かは実行ユニット８で判断さ
れる。また実行ユニット８は後述するアドレス制御命令
を実行すると、アドレス制御信号ＡＤＳをブリフェッチ
アドレス制御部５ａに与える。

ブリフェッチアドレス制御部５・はアドレス制御信号Ａ
ＤＳに基づく先読みアドレスに関するアドレス情報を格
納する１ビツトのレジスタからなる記憶部１１を備え、
そこに格納されたｌビットのアドレス情報に基づきプロ
グラムカウンタ７の値を設定すると共に、命令ブリフェ
ッチ制御回路６に記憶部１１のアドレス情報を与える。

命令ブリフェッチ制御回路６はアドレス情報に基づき命
令ブリフェッチキュー２及びハスインクフェイスユニッ
ト１を制御する。

次にこのように構成された本発明のマイクロプロセッサ
の動作について説明する。

外部バス１３を介して命令メモリ１２に格納された命令
がパスインタフェイスユニット１、命令ブリフェッチキ
ュー２をとおり命令デコーダ３に与えられると、命令が
デコードされると共にそのオペランドデータが解析され
る。そして条件分岐命令がデコードされるとそのことを
検出し、検出信号ＣＢＳ及び分岐先データＢＤをブリフ
ェッチアドレス制御部５ａに与える。ブリフェッチアド
レス制御部５ａはこれらの信号ＣＢＳ、ＢＤを受取ると
記憶部１１に格納されたアドレス情報に基づきプログラ
ムカウンタ７の値を設定すると共に命令ブリフェッチ制
御回路６にアドレス情報を与える。アドレス情報はアド
レス制御命令が実行ユニット８て実行されることにより
出力されるアドレス制御信号ＡＤＳに基づき書込まれ、
例えば条件分岐命令の分岐条件が成立すると予測される
場合は、アドレス制御命令は分岐先アドレスをブリフェ
ッチアトレスとすることを示しており、そのことを示す
アドレス制御信号ＡＤＳが実行ユニット８から出力され
、記憶部１１にアドレス情報“１”が書込まれ、分岐条
件が成立しないと予測される場合は逆に“０”が書込ま
れる。

命令ブリフェッチ制御回路６はアドレス情報が“１”の
ときブリフェッチされた命令をクリアすべく命令ブリフ
ェッチキュー２を制御すると共に、ハスインクフェイス
ユニット１をプログラムカウンタ７の値で示されるアド
レスからの命令をアクセスするように制御する。

またこのときブリフェッチアドレス制御部５ａはプログ
ラムカウンタ７の値を分岐先データＢＤの内容に基づき
分岐先アドレスの値に設定する。

一方、分岐条件が成立しないと予測したアドレス情報に
“０”が書込まれているときは、命令ブリフェッチ制御
回路６は命令プリフェッチキュー２がプリフェ・ソチし
た命令をそのままにし、引続くアドレスからプリフェッ
チするように制御し、ブリフェッチアドレス制御部５ａ
はプログラムカウンタ７の値を１インクリメントする。

このように記憶部１１の内容（アドレス情報）はアドレ
ス制御命令を用いて自在に設定することができるので、
プログラム中の適当な位置にこの命令を置くことにより
プログラマは任意の先読みアドレスでプリフェッチを行
うように制御できる。

なお本実施例では命令デコーダより条件分岐命令の検出
信号が出るものとしたが、命令を先にデコードする命令
プリデコーダを設け、それにより検出信号が出るものと
すればさらに高速に先読みアドレスが制御でき、動作速
度がさらに速くなる。

また本実施例では命令により先読みアドレスを制御した
が、本発明はこれに限るものではなく、先読みアドレス
は例えばコンパイラがループの回数を判断し、それによ
り先読みアドレスを制御するようにしてもよく、命令に
よる制御に限定されるものではないことは言うまでもな
い。

〔発明の効果〕

以上説明したとおり、本発明においては条件分岐命令が
デコードされる前に記憶手段にアクセスアドレスをいず
れにするかで示す情報を書込み、条件分岐命令がデコー
ドされる際に書込まれた情報に基づき、それが一方のと
きには分岐先アドレスからプリフェッチし、他方のとき
は引続（アドレスからプリフェッチするように先読みア
ドレスを制御できるので、プログラマ又はコンパイラが
分岐条件が成立するか否かを予測し、確立の高い方に先
読みアドレスを制御でき、少量のハードウェアで分岐予
測の的中率が高くなり、パイプラインの乱れを低減し、
動作速度を高速化できる等価れた効果を奏する。

【図面の簡単な説明】 第１図は本発明に係るマイクロプロセッサの構造を示す
ブロック図、第２図はパイプライン構造の基本構成を示
すブロック図、第３図は分岐予測方式を持つ従来のマイ
クロプロセッサの構成を示すブロック図である。 １・・・ハスインクフェイスユニット ２・・・命令ブリフェッチキュー　３・・・命令デコー
ダ５ａ・・・ブリフェッチアトレス制御部６・・・命令
ブリフェッチ制御回路 ８・・・実行ユニット　１１・・・記憶部　１２・・・
命令メモリなお、図中、同一符号は同一、又は相当部分
を示す。 代理人　　大　　岩　　増　　雄 書（自発） ２０発明の名称 マイクロプロセッサ ３、補正をする者 （６０１）三菱電機株式会社 代表者　志　岐　守 ５、補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 明細書の第１４頁第１〜６行に「また本実施例では・・
・（中略）・・・言うまでもない。」とあるのを削除す
る。 以上

Claims (1)

【特許請求の範囲】
1. （１）命令を格納するメモリをアクセスするアクセス手
   段と、アクセスされた命令をフェッチするフェッチ手段
   と、該フェッチ手段にフェッチされた命令をデコードす
   る命令デコード手段と、デコードされた命令を実行する
   命令実行手段とを備えるパイプライン構造で命令を処理
   するマイクロプロセッサにおいて、 デコードされた命令により、その命令が条件分岐命令で
   あるか否かを検出する条件分岐命令検出手段と、 前記メモリのアクセスアドレスをいずれにするかの情報
   を記憶する記憶手段と、 前記条件分岐命令検出手段が条件分岐命令を検出したと
   き、前記記憶手段に記憶された情報を読出し、読出した
   情報に基づきフェッチする命令のアクセスアドレスを制
   御するフェッチアドレス制御手段と、 前記記憶手段に前記情報を書込む手段と を備えることを特徴とするマイクロプロセッサ。