JPH02306341A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH02306341A JPH02306341A JP2023687A JP2368790A JPH02306341A JP H02306341 A JPH02306341 A JP H02306341A JP 2023687 A JP2023687 A JP 2023687A JP 2368790 A JP2368790 A JP 2368790A JP H02306341 A JPH02306341 A JP H02306341A
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- 230000000873 masking effect Effects 0.000 claims abstract description 5
- 230000004044 response Effects 0.000 claims description 9
- 238000012545 processing Methods 0.000 abstract description 20
- 241001362574 Decodes Species 0.000 abstract 1
- 101000860430 Homo sapiens Versican core protein Proteins 0.000 description 14
- 102100028437 Versican core protein Human genes 0.000 description 14
- 230000008859 change Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000015654 memory Effects 0.000 description 3
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000013519 translation Methods 0.000 description 2
- 101100490566 Arabidopsis thaliana ADR2 gene Proteins 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100269260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ADH2 gene Proteins 0.000 description 1
- 101150004141 Vcan gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30072—Arrangements for executing specific machine instructions to perform conditional operations, e.g. using predicates or guards
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパイプライン処理のマイクロプロセッサに関し
、特にパイプラインマイクロプロセッサの命令デコード
ユニットの改良に関する。
、特にパイプラインマイクロプロセッサの命令デコード
ユニットの改良に関する。
パイプラインマイクロプロセッサでは、命令を先取りす
る命令先取りユニッ） （ＰＤＵ）、先取りされた命令
をデコードする命令デコード情報ッ） （ＩＤＵ）、同
ユニットからのオペランドアクセス情報にもとづきオペ
ランドアドレスの実効アドレス等を計算するメモリ管理
ユニッ） （ＭＭＵ）、ＩＤＵからのデコード情報にも
とづき命令を実行する命令実行ユニット（ＥＸＵ）等の
各ユニットは、所定のパイプライン処理の流れに従つて
それぞれ要求される処理を実行１〜でいる。したがっで
、ＩＤＵは、ＥＸＵが現在実行中の命令の数ステップ後
の命令を通常デコード１２でいる。
る命令先取りユニッ） （ＰＤＵ）、先取りされた命令
をデコードする命令デコード情報ッ） （ＩＤＵ）、同
ユニットからのオペランドアクセス情報にもとづきオペ
ランドアドレスの実効アドレス等を計算するメモリ管理
ユニッ） （ＭＭＵ）、ＩＤＵからのデコード情報にも
とづき命令を実行する命令実行ユニット（ＥＸＵ）等の
各ユニットは、所定のパイプライン処理の流れに従つて
それぞれ要求される処理を実行１〜でいる。したがっで
、ＩＤＵは、ＥＸＵが現在実行中の命令の数ステップ後
の命令を通常デコード１２でいる。
ところで、条件分岐命令が実行すべき一連の命令の中に
１−ばしば用いられる。条件分岐命令は、当該命令で指
定される分岐条件がＥＸＵで実行された命令の結果や状
態によって制御されるプログラムステータスフラグをも
とに成立するか否かによって処理すべき命令の流れを制
御するものである。かかる条件分岐命令がＩＤＵに転送
されると、ＩＤＵは当該命令をデコードするわけである
が、ＥＸＵが現在実行中の命令および／又は当該実行中
の命令と条件分岐命令との間にある本実行のデコード済
命令がプログラムステ・−タスフラグの内容を変更する
命令である場合には、ＥＸＵがそのような命令を実行す
るまで分岐するか否かを確定することはできない。
１−ばしば用いられる。条件分岐命令は、当該命令で指
定される分岐条件がＥＸＵで実行された命令の結果や状
態によって制御されるプログラムステータスフラグをも
とに成立するか否かによって処理すべき命令の流れを制
御するものである。かかる条件分岐命令がＩＤＵに転送
されると、ＩＤＵは当該命令をデコードするわけである
が、ＥＸＵが現在実行中の命令および／又は当該実行中
の命令と条件分岐命令との間にある本実行のデコード済
命令がプログラムステ・−タスフラグの内容を変更する
命令である場合には、ＥＸＵがそのような命令を実行す
るまで分岐するか否かを確定することはできない。
そこで、Ｉ Ｄ Ｕが条件分岐命令をデコードすると、
同命令によって指定される分岐条件が確定するまて、以
後の命令のデコードを停止することが一般的に行なわれ
ている。しか１．なから、これは、パイプライン処理の
流れを停止することを意味しており、マイクロプロセッ
サのスピード・ネックにつながる。このように、条件分
岐命令はマイクロプロセッサのバ・ｆブライン処理を乱
す大きな原因として挙げられる。
同命令によって指定される分岐条件が確定するまて、以
後の命令のデコードを停止することが一般的に行なわれ
ている。しか１．なから、これは、パイプライン処理の
流れを停止することを意味しており、マイクロプロセッ
サのスピード・ネックにつながる。このように、条件分
岐命令はマイクロプロセッサのバ・ｆブライン処理を乱
す大きな原因として挙げられる。
それ故、本発明の目的は、条件分岐命令によって生じる
パイプライン処理の乱れをより少なくしたマイクロプロ
セッサを提供することにある。
パイプライン処理の乱れをより少なくしたマイクロプロ
セッサを提供することにある。
本発明の目的は、条件分岐命令をデコードしても可能な
限りパイプライン処理の乱れを防止１〜得る命令テコニ
ドユニットを含むマイクロプロセッサを提供することに
ある。
限りパイプライン処理の乱れを防止１〜得る命令テコニ
ドユニットを含むマイクロプロセッサを提供することに
ある。
本発明によるマイクロプロセッサは、命令を解１洸する
デコーダと、このデコーダからのデコード情報を一時格
納するキューレジスタと、このレジスタに格納されたデ
コード情報が実行準備完了状態となると当該レジスタか
らデコード情報を読み出しする手段と、読み出されたデ
コード情報を受取り実行する実行部と、前記デコーダが
条件分岐命令をデコード１−たことを示す情報に応答し
て、当該条件分岐命令が指定する分岐条件が確定するま
での期間に前記デコーダによって解読された命令の実行
準備完了状態をマスクする手段と、前記分岐条件が確立
した後、当該分岐条件の成立／不成立に応答１−で前記
実行準備完了状態のマスクを解除するか又は前記実行準
備完了状態を実行不可状態に変更する手段とを備え、前
記実行準備完了状態が実行不可状態に変更された場合、
当該変更された命令のデコード情報が格納されたキュー
レジスタに他の命令のデコード情報を格納することを特
徴としている。
デコーダと、このデコーダからのデコード情報を一時格
納するキューレジスタと、このレジスタに格納されたデ
コード情報が実行準備完了状態となると当該レジスタか
らデコード情報を読み出しする手段と、読み出されたデ
コード情報を受取り実行する実行部と、前記デコーダが
条件分岐命令をデコード１−たことを示す情報に応答し
て、当該条件分岐命令が指定する分岐条件が確定するま
での期間に前記デコーダによって解読された命令の実行
準備完了状態をマスクする手段と、前記分岐条件が確立
した後、当該分岐条件の成立／不成立に応答１−で前記
実行準備完了状態のマスクを解除するか又は前記実行準
備完了状態を実行不可状態に変更する手段とを備え、前
記実行準備完了状態が実行不可状態に変更された場合、
当該変更された命令のデコード情報が格納されたキュー
レジスタに他の命令のデコード情報を格納することを特
徴としている。
以下、本発明を図面により詳述する。
第１図は本発明の一実施例を示すバイブラインマイクロ
プロセッサのブロック図である。バスインターフェース
ユニット（ＢＩＵ）２０はシステムバス２１を介して図
示１〜ないメモリや周辺■１０テバ・イスの間でデータ
のリード／ライトを実行する。ブリフェッチ／ブリデコ
ードユニソｈ（ＰＤＵ）３０１−１：バス２１を介して
ＢＩＵ２０と通信し、命令の先取りを実行する。ＰＤＵ
３０は先取りされた命令ストリームを一担保持し、その
命令ストリームを、命令テコードユニッ）（ＩＤＵ）４
０でデコードし易いようにブリデコードし、すなわち、
オペコード、アドレシングモード情報。
プロセッサのブロック図である。バスインターフェース
ユニット（ＢＩＵ）２０はシステムバス２１を介して図
示１〜ないメモリや周辺■１０テバ・イスの間でデータ
のリード／ライトを実行する。ブリフェッチ／ブリデコ
ードユニソｈ（ＰＤＵ）３０１−１：バス２１を介して
ＢＩＵ２０と通信し、命令の先取りを実行する。ＰＤＵ
３０は先取りされた命令ストリームを一担保持し、その
命令ストリームを、命令テコードユニッ）（ＩＤＵ）４
０でデコードし易いようにブリデコードし、すなわち、
オペコード、アドレシングモード情報。
データ等に分割し、バス３１を介してＩＤＵ４０に転送
する。ＩＤＵ３０３は転送された壷金コート′をデコー
ドし、メモリ管理ユニット （ＭＭＵ）５０にはオペラ
ンドの実効アト１／ス計算に必要なアドレス情報をバス
４２を介して転送し、一方、命令実行ユニッ） （ＥＸ
Ｕ）６０には命令処理のための情報（オペランドデータ
の位置や算術論理演算処理の種類等）をバス４１を介し
て転送する。
する。ＩＤＵ３０３は転送された壷金コート′をデコー
ドし、メモリ管理ユニット （ＭＭＵ）５０にはオペラ
ンドの実効アト１／ス計算に必要なアドレス情報をバス
４２を介して転送し、一方、命令実行ユニッ） （ＥＸ
Ｕ）６０には命令処理のための情報（オペランドデータ
の位置や算術論理演算処理の種類等）をバス４１を介し
て転送する。
ＭＭＵ５０はＩＤＵ４０からのアドレス情報をもとにオ
ペランドデータの実効アドレスを計算し、実アドレスに
変換してＢＩＵ２０に対しバス５１を介してオペランド
アクセス要求を発行する。分枝先アドレス情報はバス５
２を介してＰＤＵ３０に転送される。ＭＭＵ５０はアド
レス変換が終了したことをＴＬＥＮＤＩ信号によってＩ
ＤＵ４０に通知する。ＥＸＵ６０はＩＤＵ４０からのデ
コード情報をもとにＢＩＵ２０とバス６１を介シて通信
しオペランドがそろった時点で命令の実行を開始する。
ペランドデータの実効アドレスを計算し、実アドレスに
変換してＢＩＵ２０に対しバス５１を介してオペランド
アクセス要求を発行する。分枝先アドレス情報はバス５
２を介してＰＤＵ３０に転送される。ＭＭＵ５０はアド
レス変換が終了したことをＴＬＥＮＤＩ信号によってＩ
ＤＵ４０に通知する。ＥＸＵ６０はＩＤＵ４０からのデ
コード情報をもとにＢＩＵ２０とバス６１を介シて通信
しオペランドがそろった時点で命令の実行を開始する。
ＩＤＵ４０は命令デコード情報を・一時ストアする複数
のキューレジスタ（第２図）を有シ、すべてのレジスタ
に未実行のデコード命令が格納されると、ＩＤＱＦＵＬ
Ｌ信号をＰＤＵ３０に供給し、ＰＤＵ３０からの命令転
送を一時禁止する。すべてのキューレジスタの空き状態
になると、ＩＤＱＥＭＰ信号を発行し、ＥＸＵ６０に対
し命令の引き取りを一時禁止させる。ＥＸＵ６０は、Ｉ
ＤＵ４０からの命令フードを引き取ると■ＤＱＡＣＫ信
号を発生する。また、ＥＸＵ５０６は、実行した命令の
結果や状態によって制御されるプログラムステータスフ
ラグ（図示せず）を有し、条件分岐命令によって指定さ
り、た分岐条件フラグを参照してその条件が成立したか
否かを示すＴＡＫＥＮ信号をＩＤＵ４０に供給する。こ
のＴＡＫＥＮ信号をもとに、ＩＤＵ４０は条件分岐命令
で指定された分岐条件が成立した場合はＶＣＡＮ信号を
、不成立のときＵＣＡＮ信号を発生ずる。
のキューレジスタ（第２図）を有シ、すべてのレジスタ
に未実行のデコード命令が格納されると、ＩＤＱＦＵＬ
Ｌ信号をＰＤＵ３０に供給し、ＰＤＵ３０からの命令転
送を一時禁止する。すべてのキューレジスタの空き状態
になると、ＩＤＱＥＭＰ信号を発行し、ＥＸＵ６０に対
し命令の引き取りを一時禁止させる。ＥＸＵ６０は、Ｉ
ＤＵ４０からの命令フードを引き取ると■ＤＱＡＣＫ信
号を発生する。また、ＥＸＵ５０６は、実行した命令の
結果や状態によって制御されるプログラムステータスフ
ラグ（図示せず）を有し、条件分岐命令によって指定さ
り、た分岐条件フラグを参照してその条件が成立したか
否かを示すＴＡＫＥＮ信号をＩＤＵ４０に供給する。こ
のＴＡＫＥＮ信号をもとに、ＩＤＵ４０は条件分岐命令
で指定された分岐条件が成立した場合はＶＣＡＮ信号を
、不成立のときＵＣＡＮ信号を発生ずる。
これらの信号はＰＤＵ３０．Ｍネｔυ；１丑−ＢＩＵ２
０に供給さｈ分岐条件成立／不成立を通知する。
０に供給さｈ分岐条件成立／不成立を通知する。
これらＢＩＵ２０．ＰＤＵ３０．ＩＤＵ４０．ＭＭｒＪ
５ＱおよびＥＸｔＪ６０はバイブラインで動作１、てお
り、互いに並行に割り合てられた処理を実行している。
５ＱおよびＥＸｔＪ６０はバイブラインで動作１、てお
り、互いに並行に割り合てられた処理を実行している。
第２図を参照すると、本発明によるＩＤＵ４０がより詳
細に示されている。バス３１を介するＰＤＵ３０からの
命令は、シーケンサ４０１によって制御されるデコード
シーケンスに従ってデコーダ４００で解読される。解読
された情報のうち、オペランドアドレス情報はバス４２
を介してＭＭＵ５０に供給され、命令処理情報はバス４
１３を介して３つのキュー１７ジスタ（ＩＤＱＯ，ＩＤ
Ｑｌ、１ＤＱ２）４０２−４０４に共通に供給される。
細に示されている。バス３１を介するＰＤＵ３０からの
命令は、シーケンサ４０１によって制御されるデコード
シーケンスに従ってデコーダ４００で解読される。解読
された情報のうち、オペランドアドレス情報はバス４２
を介してＭＭＵ５０に供給され、命令処理情報はバス４
１３を介して３つのキュー１７ジスタ（ＩＤＱＯ，ＩＤ
Ｑｌ、１ＤＱ２）４０２−４０４に共通に供給される。
各ＩＤＱ４０ ：２−４０４はそのライトイネーブル端
子ＷＥへの対応するストローブ信号ＱＳＬＳＴＢＯ−２
の供給によってバス４１３上の情報を一時スドアし、そ
のリードイネーブル端子ＲＥへの対応するストローブ信
号ＥＸＱＳＬＯ−２の供給によってＥＸＵ６０へのバス
」二にストアしていた情報を読み出す。これらＱＳＴ、
５ＴＥＯ−２，ＥＸＱＳ Ｌ Ｏ−２はキューレジスタ
リード／ライト制御回路４０５から出力される。同回路
４０５は、シーケンサ４０１から一つの命令のデコード
が終了する毎に発生されるＩＤＱＳＴＢ信号に応答１〜
てＱＳＬＳＴＢＯ−２を順々に発生し、デコーダ４１３
からのデコード情報をＩＤＱ （０−２）４０２−４０
４に順４にスＩ・アさせる。そして、キューレディー制
御回路４０７からの各キューレディ信号ＩＤＱＲＤＹＯ
−２とＥＸＵ６０からのＩＤＱＡＣＫ信号によってＥＸ
Ｑ、５ＬＯ−２を順々に発生１〜ＩＤＱ （０−２）
４０２−４０４から順々にストア情報をバス４１上に転
送させる。
子ＷＥへの対応するストローブ信号ＱＳＬＳＴＢＯ−２
の供給によってバス４１３上の情報を一時スドアし、そ
のリードイネーブル端子ＲＥへの対応するストローブ信
号ＥＸＱＳＬＯ−２の供給によってＥＸＵ６０へのバス
」二にストアしていた情報を読み出す。これらＱＳＴ、
５ＴＥＯ−２，ＥＸＱＳ Ｌ Ｏ−２はキューレジスタ
リード／ライト制御回路４０５から出力される。同回路
４０５は、シーケンサ４０１から一つの命令のデコード
が終了する毎に発生されるＩＤＱＳＴＢ信号に応答１〜
てＱＳＬＳＴＢＯ−２を順々に発生し、デコーダ４１３
からのデコード情報をＩＤＱ （０−２）４０２−４０
４に順４にスＩ・アさせる。そして、キューレディー制
御回路４０７からの各キューレディ信号ＩＤＱＲＤＹＯ
−２とＥＸＵ６０からのＩＤＱＡＣＫ信号によってＥＸ
Ｑ、５ＬＯ−２を順々に発生１〜ＩＤＱ （０−２）
４０２−４０４から順々にストア情報をバス４１上に転
送させる。
制御回路４０７は、ＩＤＱＯ−２にストアされたデコー
ド命令が必要とするオペランドのアドレス変換が終了し
た信号ＴＬＥＮＤＩに応答して、対応するＩＤＱＲＤＹ
Ｏ−２信号を発生する。ＩＤＱＲＤＹＯ−２はギューレ
ディークリア制御回路４１１からのクリア信号ＶＱＣＬ
ＲＯ−２によってそれぞれクリアされる。本ＩＤＵ４０
は、デコーダ４００が条件分岐命令をデコードしたこと
によってデコーダ４００から発生される信号ＣＢＲＡに
応答して、同命令のデコード情報をストアするギ、−レ
ジスタ（ＩＤＱ）の位置を格納する分岐キューレジスタ
ポインタ４０６と、デコーダ４００からデコー ドした
命令がＥＸＵ６０内のプログラムステータスフラグの内
容を変更し得る命令であることを示すＦＬＡＧＭ信号を
受けて、条件分岐命令によって指定される分岐条件が確
定１〜ない期間をＦ ＨＺ Ｒ信号によって通知する分
岐未確定期間検出回路４０９と、Ｆ ＨＺ Ｒ信号がイ
ンアクティブとなったときに、ＥＸＵ６０からのＴＡＫ
ＥＮ信号をもとに確定した分岐成立信号ｖＣＡＮ、分岐
不成立信号ＵＣＡＮを出力する分岐確定信号出力回路４
０８とをさらに有している。ＣＢＲＡＲ号によって条件
分岐命令がデコードされない限り出力回路４０８からの
信号ＶＣＡＮ、ＵＣＡＮは両方ともインアクティブレベ
ルとなる。
ド命令が必要とするオペランドのアドレス変換が終了し
た信号ＴＬＥＮＤＩに応答して、対応するＩＤＱＲＤＹ
Ｏ−２信号を発生する。ＩＤＱＲＤＹＯ−２はギューレ
ディークリア制御回路４１１からのクリア信号ＶＱＣＬ
ＲＯ−２によってそれぞれクリアされる。本ＩＤＵ４０
は、デコーダ４００が条件分岐命令をデコードしたこと
によってデコーダ４００から発生される信号ＣＢＲＡに
応答して、同命令のデコード情報をストアするギ、−レ
ジスタ（ＩＤＱ）の位置を格納する分岐キューレジスタ
ポインタ４０６と、デコーダ４００からデコー ドした
命令がＥＸＵ６０内のプログラムステータスフラグの内
容を変更し得る命令であることを示すＦＬＡＧＭ信号を
受けて、条件分岐命令によって指定される分岐条件が確
定１〜ない期間をＦ ＨＺ Ｒ信号によって通知する分
岐未確定期間検出回路４０９と、Ｆ ＨＺ Ｒ信号がイ
ンアクティブとなったときに、ＥＸＵ６０からのＴＡＫ
ＥＮ信号をもとに確定した分岐成立信号ｖＣＡＮ、分岐
不成立信号ＵＣＡＮを出力する分岐確定信号出力回路４
０８とをさらに有している。ＣＢＲＡＲ号によって条件
分岐命令がデコードされない限り出力回路４０８からの
信号ＶＣＡＮ、ＵＣＡＮは両方ともインアクティブレベ
ルとなる。
本ＩＤＵ４０は、デコーダ４００が条件分岐命令をデコ
ードした後もそれに続く命令（あるいは分岐先の命令）
のデコードを続行しているので、キューレディマスク制
御回路４１０がさらに設けられている。同回路４１０は
、マスク信号ＩＮＶＯ−２によって、条件分岐命令後に
デコードされる命令に対するキューレディ信号ＩＤＱＲ
ＤＹ、０−２をマスクし、回路４０８からのＢＲＥＮＲ
号によってそのマスク信号ＩＮＶＯ−２を解除する。
ードした後もそれに続く命令（あるいは分岐先の命令）
のデコードを続行しているので、キューレディマスク制
御回路４１０がさらに設けられている。同回路４１０は
、マスク信号ＩＮＶＯ−２によって、条件分岐命令後に
デコードされる命令に対するキューレディ信号ＩＤＱＲ
ＤＹ、０−２をマスクし、回路４０８からのＢＲＥＮＲ
号によってそのマスク信号ＩＮＶＯ−２を解除する。
もし、条件分岐命令後にデコードされた命令が分岐条件
成立又は不成立によって実行すべき命令でないときは、
クリア回路４１１が対応するＩＤＱＲＤＹ信号をクリア
し、同命令がＥＸＵ６０に転送されることを禁止する。
成立又は不成立によって実行すべき命令でないときは、
クリア回路４１１が対応するＩＤＱＲＤＹ信号をクリア
し、同命令がＥＸＵ６０に転送されることを禁止する。
上述した回路４０５−４１１の動作は第３図Ａ、Ｈに示
した詳細な回路構成によって実現される。第３図Ａは回
路４０５，４０６，４０８゜４０９の構成を、第３図Ｂ
は回路キュー１７デイに関する回路４０７，４１０，４
１１を示している。
した詳細な回路構成によって実現される。第３図Ａは回
路４０５，４０６，４０８゜４０９の構成を、第３図Ｂ
は回路キュー１７デイに関する回路４０７，４１０，４
１１を示している。
以下、動作について第１図乃至第３図および第４図、第
５図のタイミングチャートを用いて説明する。なお、本
実施例では、条件分岐命令がデコードされた場合、同命
令の次のアドレスに続く命令を先行デコードしている。
５図のタイミングチャートを用いて説明する。なお、本
実施例では、条件分岐命令がデコードされた場合、同命
令の次のアドレスに続く命令を先行デコードしている。
第４図は条件分岐命令で指定された分岐条件が成立しな
かった場合、すなわち先行デコードされた命令が有効で
なる場合であり、第５図は分岐条件が成立して次に実行
すべき命令が分岐先アドレスの命令である場合、すなわ
ち、先行デコードされた命令が無効となる場合である。
かった場合、すなわち先行デコードされた命令が有効で
なる場合であり、第５図は分岐条件が成立して次に実行
すべき命令が分岐先アドレスの命令である場合、すなわ
ち、先行デコードされた命令が無効となる場合である。
まず第４図において、条件分岐命令■の前の命令０の解
読をデコーダ４００が開始するとともに、Ｄ型フリップ
フロップ（Ｄ−Ｆ／Ｆ） ３０７ 。
読をデコーダ４００が開始するとともに、Ｄ型フリップ
フロップ（Ｄ−Ｆ／Ｆ） ３０７ 。
３１７．３６０が“ｌ”をストアしているとする。
またこの時、ＥＸＵ６０はＩＤＱ（２）４０４にストア
されていた命令■を実行中であり、ＩＤＱ（０）４０２
には命令■と命令０の間にある命令■をストアしている
。デコーダ４００にＪ：る命令Ｏのデコード終了によっ
てシーケンサはＩＤＱＳＴＥを発生し、その結果、ＡＮ
Ｄゲート３１２からＱＳＬＳＴＢＩ信号が発生される。
されていた命令■を実行中であり、ＩＤＱ（０）４０２
には命令■と命令０の間にある命令■をストアしている
。デコーダ４００にＪ：る命令Ｏのデコード終了によっ
てシーケンサはＩＤＱＳＴＥを発生し、その結果、ＡＮ
Ｄゲート３１２からＱＳＬＳＴＢＩ信号が発生される。
命令＠のデコード情報はかくしてＩ ＤＱ（１）４０３
にストアさ九る。
にストアさ九る。
ＳＲ型ラフリップフロップＳＲ−Ｆ／Ｆ）３０３がセッ
トされる。遅延回路３１４により遅延されたＩＤＱＳＴ
Ｂ信号によってＤ−Ｆ／Ｆ ３１６−３１８はそのＤ入
力のデータを取り込む。マルチプレクサ（ＭＰＸ）３１
９−３２１は図示していないがＶＣＡＮ信号によって制
御さｈ、同信号がインアクティブレベル（ロウレベル）
のときはＦ／Ｆ３１６−３１８のＱ出力をそれぞれ選択
する。
トされる。遅延回路３１４により遅延されたＩＤＱＳＴ
Ｂ信号によってＤ−Ｆ／Ｆ ３１６−３１８はそのＤ入
力のデータを取り込む。マルチプレクサ（ＭＰＸ）３１
９−３２１は図示していないがＶＣＡＮ信号によって制
御さｈ、同信号がインアクティブレベル（ロウレベル）
のときはＦ／Ｆ３１６−３１８のＱ出力をそれぞれ選択
する。
したがって、Ｆ／Ｆ ３１７のＱ出力“１″はＦ／Ｆ３
１８に転送され、Ｆ／Ｆ ３１７はＦ／Ｆ３１６からの
Ｏｎを取り込む。命令０は算術論理演算命令であってＥ
ＸＴＪ６０内のプログラムステータスフラグの内容を変
更する命令であるので、デコーダ４００はＦＬＡ、ＧＭ
倍信号発生し、５Ｒ−Ｆ／Ｆ ５０６がセットされる。
１８に転送され、Ｆ／Ｆ ３１７はＦ／Ｆ３１６からの
Ｏｎを取り込む。命令０は算術論理演算命令であってＥ
ＸＴＪ６０内のプログラムステータスフラグの内容を変
更する命令であるので、デコーダ４００はＦＬＡ、ＧＭ
倍信号発生し、５Ｒ−Ｆ／Ｆ ５０６がセットされる。
命令［相］のためのオペランドのアドレス計算および返
換が終了するとＭＭＩＪ５０はＴＬＥＮＤＩ信号を発生
し、その結果、５Ｒ−Ｆ／Ｆ３５４がセットされる。５
Ｒ−Ｆ／Ｆ３６６−３６８はリセット状態にあるので、
それらの司出力である■Ｎｖｏ−２はハイレベルであり
、その結果、命令０が実行可能状態であるこ七を示すＩ
ＤＱＲＤＹＩ信号がアクティブハイレベルとなる。この
レベルによってＡＮＤゲート５０７がυｎきＦＨｚＤ信
号がハイレベルとなる。
換が終了するとＭＭＩＪ５０はＴＬＥＮＤＩ信号を発生
し、その結果、５Ｒ−Ｆ／Ｆ３５４がセットされる。５
Ｒ−Ｆ／Ｆ３６６−３６８はリセット状態にあるので、
それらの司出力である■Ｎｖｏ−２はハイレベルであり
、その結果、命令０が実行可能状態であるこ七を示すＩ
ＤＱＲＤＹＩ信号がアクティブハイレベルとなる。この
レベルによってＡＮＤゲート５０７がυｎきＦＨｚＤ信
号がハイレベルとなる。
なお、命令■又は■もプログラムステータスフラグの内
容を変更し得る命令である場合には対応するＦ／Ｆ５０
２，５１０がセット状態となっており、ＦＨｚＤ信号は
すでにハイレベルとなっている。遅延回路３６２によっ
て遅延されたＴＬＥＮＤＩ信号によってＤ−Ｆ／Ｆ３５
９−３６１は入力データＤを取り込む。ＭＰＸ３６３−
３６４もＶＣＡＮ信号によって制御されるので、Ｆ／Ｆ
３６０のＱ出力“１″はＦ／Ｆ ３６１に取り込まれ、
Ｆ／Ｆ ３６０はＦ／Ｆ ３５９からのＱ出力“０゛を
取り込む、Ｆ／Ｆ３５４によってＩＤＱＲＤＹ１信号は
アクティブハイレベルのままである。
容を変更し得る命令である場合には対応するＦ／Ｆ５０
２，５１０がセット状態となっており、ＦＨｚＤ信号は
すでにハイレベルとなっている。遅延回路３６２によっ
て遅延されたＴＬＥＮＤＩ信号によってＤ−Ｆ／Ｆ３５
９−３６１は入力データＤを取り込む。ＭＰＸ３６３−
３６４もＶＣＡＮ信号によって制御されるので、Ｆ／Ｆ
３６０のＱ出力“１″はＦ／Ｆ ３６１に取り込まれ、
Ｆ／Ｆ ３６０はＦ／Ｆ ３５９からのＱ出力“０゛を
取り込む、Ｆ／Ｆ３５４によってＩＤＱＲＤＹ１信号は
アクティブハイレベルのままである。
デコーダ４００は条件分岐命令■のデコードを開始する
。そのデコードの最中にＥＸｔＪ６０は命令■の実行を
終了し、命令実行終了信号ＥＸＱＥＮＤを発生して５Ｒ
−Ｆ／Ｆ５１８をリセットする。すなわち、５Ｒ−Ｆ／
Ｆ５０２，５０６゜５１０はそれぞれ対応するＩＤＱＯ
−２にストアされた命令がプログラムステータスフラグ
の内容を変更し得るかどうかの情報をストアし、５Ｒ−
Ｆ／Ｆ ５１８はＥＸＵ６０によって実行中の命令がプ
ログラムステータスフラグの内容を変更し得るかどうか
の情報をストアしている。ＥＸＵ６０は命令実行を終了
するとバス４１上の命令を取り込む。本説明では、ＥＸ
ＱＳＬＯ信号がアクティブハイレベルであるので、
Ｉ ＤＱ（０）４０２にスＩ・アされていた命令■がＥ
ＸＵ６０に取り込まれる。
。そのデコードの最中にＥＸｔＪ６０は命令■の実行を
終了し、命令実行終了信号ＥＸＱＥＮＤを発生して５Ｒ
−Ｆ／Ｆ５１８をリセットする。すなわち、５Ｒ−Ｆ／
Ｆ５０２，５０６゜５１０はそれぞれ対応するＩＤＱＯ
−２にストアされた命令がプログラムステータスフラグ
の内容を変更し得るかどうかの情報をストアし、５Ｒ−
Ｆ／Ｆ ５１８はＥＸＵ６０によって実行中の命令がプ
ログラムステータスフラグの内容を変更し得るかどうか
の情報をストアしている。ＥＸＵ６０は命令実行を終了
するとバス４１上の命令を取り込む。本説明では、ＥＸ
ＱＳＬＯ信号がアクティブハイレベルであるので、
Ｉ ＤＱ（０）４０２にスＩ・アされていた命令■がＥ
ＸＵ６０に取り込まれる。
ＥＸＵ６０は命令を取り込むとＩＤＱＡＣＫ信号を発生
する。この信号によって、命令■がプログラムステータ
スフラグの内容を変更し得るかどうかの情報（Ｆ／Ｆ
５０２のストアデータ）が）／′Ｆ５１８に取り込まれ
る。ＩＤＱＡＣＫ信号によってＦ／Ｆ ３０７のＱ出力
゛１′′はＦ／Ｆ ３０８に取り込まれるので、Ｆ／Ｆ
３０７のＱ出力は′“０″となり、ＩＤＱＲＤＹＯ信
号はハイレベルからロウレベルに反転する。この反転に
応答してワンショットパルス発生器０８５０４はワンシ
ョットパルスＥＸＱＥＯを発生しＦ／Ｆ５０２をリセッ
トとする。また、ＥＸＱＥＯによってキューレデイクリ
ア制御回路４１１のＯＲゲート３７３はＶＱＣＬＲＯを
発生し、Ｆ’／Ｆ３０１゜３５３をリセットとする。Ｉ
ＤＱＲＤＹＯ信号はかくしてインアクティブレベルとな
る。Ｆ／Ｆ３０８はパ１″を取り込み、ＩＤＱＲＤＹ１
信号はすでにアクティブハイレベルであるので、ＥＸＱ
ＳＬＩ信号がアクティブハイレベルとなる。かくして、
ＩＤＱＩ （４０３）にストアされていた命令■がバ
ス４１上に読み出される。ＥＸＵ６０は命令■を実行中
である。
する。この信号によって、命令■がプログラムステータ
スフラグの内容を変更し得るかどうかの情報（Ｆ／Ｆ
５０２のストアデータ）が）／′Ｆ５１８に取り込まれ
る。ＩＤＱＡＣＫ信号によってＦ／Ｆ ３０７のＱ出力
゛１′′はＦ／Ｆ ３０８に取り込まれるので、Ｆ／Ｆ
３０７のＱ出力は′“０″となり、ＩＤＱＲＤＹＯ信
号はハイレベルからロウレベルに反転する。この反転に
応答してワンショットパルス発生器０８５０４はワンシ
ョットパルスＥＸＱＥＯを発生しＦ／Ｆ５０２をリセッ
トとする。また、ＥＸＱＥＯによってキューレデイクリ
ア制御回路４１１のＯＲゲート３７３はＶＱＣＬＲＯを
発生し、Ｆ’／Ｆ３０１゜３５３をリセットとする。Ｉ
ＤＱＲＤＹＯ信号はかくしてインアクティブレベルとな
る。Ｆ／Ｆ３０８はパ１″を取り込み、ＩＤＱＲＤＹ１
信号はすでにアクティブハイレベルであるので、ＥＸＱ
ＳＬＩ信号がアクティブハイレベルとなる。かくして、
ＩＤＱＩ （４０３）にストアされていた命令■がバ
ス４１上に読み出される。ＥＸＵ６０は命令■を実行中
である。
デコーダ４００による条件分岐命令０のデコード終了を
示すＩＤＱＳＴＢ信号によってＱＳＬＳＴＥ２信号が発
生され、命令■のデコード情報はＩＤＱ２ （４０４）
に取り込まれる。Ｆ／Ｆ ３０３がセットされ、データ
“１″はＦ／Ｆ３１８からＦ／Ｆ３１６に移る。条件分
岐命令０の分岐条件はバス４１２を介してＥＸＵ６０に
先行して渡たされる。デコーダ４００はまたＣＢＲＡ信
号をアクティブにする。ＦＬＡＧＭ信号はロウレベルで
あり、Ｆ’／Ｆ ５１０はリセットされたままである。
示すＩＤＱＳＴＢ信号によってＱＳＬＳＴＥ２信号が発
生され、命令■のデコード情報はＩＤＱ２ （４０４）
に取り込まれる。Ｆ／Ｆ ３０３がセットされ、データ
“１″はＦ／Ｆ３１８からＦ／Ｆ３１６に移る。条件分
岐命令０の分岐条件はバス４１２を介してＥＸＵ６０に
先行して渡たされる。デコーダ４００はまたＣＢＲＡ信
号をアクティブにする。ＦＬＡＧＭ信号はロウレベルで
あり、Ｆ’／Ｆ ５１０はリセットされたままである。
ＣＢＲＡ信号とＱＳＬＳＴＢ２信号とによってＡＮＤゲ
ート３４１はラッチ回路を活性化する。すなわち、条件
分岐命令■がストアされたキューレジスタの位置（ＩＤ
Ｑ２＝“００１”）がラッチ回路３２２に取り込まれる
。ＡＮＤゲート３４１はさらに５Ｒ−Ｆ／Ｆ３４３をセ
ットする。Ｆ／Ｆ３４３の出力ＣＢＲＡＱＬは遅延回路
３７２によって遅延されてＡＮＤゲー）３６９−３７１
に供給されるため、５Ｒ−Ｆ／Ｆ３６８はセット状態と
ならない。ＩＮＶ２はハイレベルのままである。ＣＢＲ
ＡＱＬ信号によってＡＮＤケート３２７は開くが、少な
くともＦ／Ｆ ５０６がセット状態でありＩＤＱＲＤＹ
Ｉ信号はアクティブハイレベルであるので、ＯＲゲート
５１９の出力ＦＨｚＲはハイレベルでありＡＮＤゲート
３２７は出力はロウレベルを保持している。分岐先アド
レスの実効アドレス計算、変換の終了を示す信号ＴＬＥ
ＮＤＩによって５Ｒ−Ｆ／Ｆ３５５はセットされ、ＩＤ
ＱＲＤＹ２信号はアクティブハイレベルとなる。テーダ
′１°′はＦ／Ｆ ３６１からＦ／Ｆ ３５９に移る。
ート３４１はラッチ回路を活性化する。すなわち、条件
分岐命令■がストアされたキューレジスタの位置（ＩＤ
Ｑ２＝“００１”）がラッチ回路３２２に取り込まれる
。ＡＮＤゲート３４１はさらに５Ｒ−Ｆ／Ｆ３４３をセ
ットする。Ｆ／Ｆ３４３の出力ＣＢＲＡＱＬは遅延回路
３７２によって遅延されてＡＮＤゲー）３６９−３７１
に供給されるため、５Ｒ−Ｆ／Ｆ３６８はセット状態と
ならない。ＩＮＶ２はハイレベルのままである。ＣＢＲ
ＡＱＬ信号によってＡＮＤケート３２７は開くが、少な
くともＦ／Ｆ ５０６がセット状態でありＩＤＱＲＤＹ
Ｉ信号はアクティブハイレベルであるので、ＯＲゲート
５１９の出力ＦＨｚＲはハイレベルでありＡＮＤゲート
３２７は出力はロウレベルを保持している。分岐先アド
レスの実効アドレス計算、変換の終了を示す信号ＴＬＥ
ＮＤＩによって５Ｒ−Ｆ／Ｆ３５５はセットされ、ＩＤ
ＱＲＤＹ２信号はアクティブハイレベルとなる。テーダ
′１°′はＦ／Ｆ ３６１からＦ／Ｆ ３５９に移る。
ＩＤＵ４０は条件分岐命令■の次のアドレスにある命令
０を先行デコード゛するので・、デコーダ４００は命令
０のデコードを開始する。このデコード最中に、ＥＸＵ
６０は命令■の実行の終了し、Ｆ／Ｆ ５１８をリセッ
トする。ＥＸＵ６０はさらにデコーダ４００から先行し
て渡された条件分岐命令０が指定する分岐条件が自己の
プログラムステータスフラグの内容と一致するかどうか
を命令の実行終了の毎に判定し、その結果をＴ Ａ Ｋ
ＥＮ信号として出力する。しかしながら、この時、ＦＨ
２Ｒ信号はハイｌ／ベルであって分岐未確定期間を示し
ているので、ＡＮＤゲート３２４，３２５は閉じたまま
であり、分岐確定信号出力回路４０８は有効なＶＣＡＮ
、ＵＣＡＮ信号を発生しない。
０を先行デコード゛するので・、デコーダ４００は命令
０のデコードを開始する。このデコード最中に、ＥＸＵ
６０は命令■の実行の終了し、Ｆ／Ｆ ５１８をリセッ
トする。ＥＸＵ６０はさらにデコーダ４００から先行し
て渡された条件分岐命令０が指定する分岐条件が自己の
プログラムステータスフラグの内容と一致するかどうか
を命令の実行終了の毎に判定し、その結果をＴ Ａ Ｋ
ＥＮ信号として出力する。しかしながら、この時、ＦＨ
２Ｒ信号はハイｌ／ベルであって分岐未確定期間を示し
ているので、ＡＮＤゲート３２４，３２５は閉じたまま
であり、分岐確定信号出力回路４０８は有効なＶＣＡＮ
、ＵＣＡＮ信号を発生しない。
ＥＸＱＳＬＩ信号がハイレベルであるので、ＥＸＵ６０
は命令０を取り込み、そしてＩＤＱＡＣＫ信号を出力す
る。この信号によってＦ／Ｆ ５０６のストア情報の“
１″ （すなわち、命令［Ｆ］はプログラムステータス
フラグの内容を変更し得る命令であることを示す）はＦ
／Ｆ ５１８に取り込まれ、ＦＨ２Ｒ信号はハイレベル
を保持する。さらに■ＤＱＡＣＫ信号によって、ＥＸＱ
ＳＬＩはハイレベルからロウレベルに反転し、Ｆ／Ｆ５
Ｑ６゜３５４．３０２がリセットされる。Ｆ／Ｆ ３０
９は“１″を取り込む。
は命令０を取り込み、そしてＩＤＱＡＣＫ信号を出力す
る。この信号によってＦ／Ｆ ５０６のストア情報の“
１″ （すなわち、命令［Ｆ］はプログラムステータス
フラグの内容を変更し得る命令であることを示す）はＦ
／Ｆ ５１８に取り込まれ、ＦＨ２Ｒ信号はハイレベル
を保持する。さらに■ＤＱＡＣＫ信号によって、ＥＸＱ
ＳＬＩはハイレベルからロウレベルに反転し、Ｆ／Ｆ５
Ｑ６゜３５４．３０２がリセットされる。Ｆ／Ｆ ３０
９は“１″を取り込む。
命令■のデコード終了によってＱＳＬＳＴＢＯ信号が発
生し、命令０のデコード情報はＩＤＱ（０）４０２にス
トアされる。この命令０がプログラムステータスフラグ
の内容を変更し得るものであればＦＬＡＧＭ信号も発生
され、Ｆ／Ｆ ５０２がセットされる。このとぎ、まだ
ＩＤＱＲＤＹＯ信号は発生していないのでＡＮＤゲート
５０３は閉じたままである。Ｆ／Ｆ ３０２はセットさ
れ、データ“′１″はＦ／Ｆ ３１６からＦ／Ｆ ３１
７に移る。ＱＳＬＳＴＢＯ信号と遅延されたＣＢＲＡＱ
、 Ｌ信号とによってＡＮＤゲート３６９が開きＦ／Ｆ
３６６をセット状態とする。すなわち、命令０は条件分
岐命令０のデコード後に先行してデコードされた命令と
１−でキューレディマスク信号ＩＶＯがアクティブロウ
レベルをとる。したがって、命令０のオペランドアドレ
ス計算、変換が終了してＦ／Ｆ ３５３がセットされて
も、ＩＤＱＲＤＹＯ信号）１１Ｖｏ信号およびＡＮＤゲ
ート３５０によってマスクされロウレベルを保持したま
まとなる。ＩＤＱＲＤＹＯ信号がマスクされるのでＦ／
Ｆ５０２の内容もＡＮＤゲート５０３によってマスクさ
れる。デコーダは命令０の先行デコードを続行し、命令
０のデコード情報はＩ ＤＱ（１）４０３にストアされ
る。命令０の場合と同様に、命令０のためのＩＤＱＲＤ
Ｙ１信号はマスクされ、Ｆ／Ｆ５０６の情報もマスクさ
れる。ＩＤＱ （０−２）４０２−４０４にはそれぞれ
未実行の命令■、０．０がストアされキューレジスタに
空きがなくなったため、ＡＮＤゲート３００はアクティ
ブハイレベルのＩＤＱＦＵＬＬ信号を発生する。
生し、命令０のデコード情報はＩＤＱ（０）４０２にス
トアされる。この命令０がプログラムステータスフラグ
の内容を変更し得るものであればＦＬＡＧＭ信号も発生
され、Ｆ／Ｆ ５０２がセットされる。このとぎ、まだ
ＩＤＱＲＤＹＯ信号は発生していないのでＡＮＤゲート
５０３は閉じたままである。Ｆ／Ｆ ３０２はセットさ
れ、データ“′１″はＦ／Ｆ ３１６からＦ／Ｆ ３１
７に移る。ＱＳＬＳＴＢＯ信号と遅延されたＣＢＲＡＱ
、 Ｌ信号とによってＡＮＤゲート３６９が開きＦ／Ｆ
３６６をセット状態とする。すなわち、命令０は条件分
岐命令０のデコード後に先行してデコードされた命令と
１−でキューレディマスク信号ＩＶＯがアクティブロウ
レベルをとる。したがって、命令０のオペランドアドレ
ス計算、変換が終了してＦ／Ｆ ３５３がセットされて
も、ＩＤＱＲＤＹＯ信号）１１Ｖｏ信号およびＡＮＤゲ
ート３５０によってマスクされロウレベルを保持したま
まとなる。ＩＤＱＲＤＹＯ信号がマスクされるのでＦ／
Ｆ５０２の内容もＡＮＤゲート５０３によってマスクさ
れる。デコーダは命令０の先行デコードを続行し、命令
０のデコード情報はＩ ＤＱ（１）４０３にストアされ
る。命令０の場合と同様に、命令０のためのＩＤＱＲＤ
Ｙ１信号はマスクされ、Ｆ／Ｆ５０６の情報もマスクさ
れる。ＩＤＱ （０−２）４０２−４０４にはそれぞれ
未実行の命令■、０．０がストアされキューレジスタに
空きがなくなったため、ＡＮＤゲート３００はアクティ
ブハイレベルのＩＤＱＦＵＬＬ信号を発生する。
これによって、シーケンサ４０１はその後のデコード処
理を一時中断させ、ＰＤＵ３０に対し命令の転送を一時
中断させる。
理を一時中断させ、ＰＤＵ３０に対し命令の転送を一時
中断させる。
ＥＸＵ６０が命令０の実行を終了すると、Ｆ／Ｆ５１８
がリセットされ、その結果、ＦＨｚＲ信号はロウレベル
に反転する。すなわち、回路４０９は分岐未確定期間が
終了したことをＦ ＨＺ Ｒ信号のロウレベルによって
出力回路４０８に通知する。
がリセットされ、その結果、ＦＨｚＲ信号はロウレベル
に反転する。すなわち、回路４０９は分岐未確定期間が
終了したことをＦ ＨＺ Ｒ信号のロウレベルによって
出力回路４０８に通知する。
この結果、ＡＮＤゲー）３２４，３２５が開く。
また、ＥＸＵ６０はバス４１２を介して先行１．て渡さ
れた条件分岐命令■の分岐条件が命令［Ｆ］の実行結果
によって制御されたプログラムステータスフラグの内容
と一致するかどうか、すなわち分岐条件が成立したかど
うかのＴＡＫＥＮ信号を発生している。本説明では分岐
未成室であるので、ＴＡＫＥＮ信号はロウレベルとなっ
ている。したがって、出力回路４０８はＶＣＡＮ信号を
ロウレベルのままとしＵＣＡＮ信号をハイレベルとして
、分岐条件不成立であることを出力する。ＶＣＡＮ、Ｕ
ＣＡＮ信号のＯＲゲート３２３を通した出力ＢＲＥＮに
よってＦ／Ｆ ３４３はリセットされ、その結果、出力
回路４０８はＶＣＡＮ、ＵＣＡＮの両信号を無効なもの
とする。ＢＲＥＮ信号によってＦ／Ｆ３６６−３６８も
リセットされ、各マスク信号ＩＮＶＯ−２はハイレベル
となる。したがって、ＩＤＱＲＤＹｏ、１信号のマスク
は解除されそれぞれアクティブハイレベルとなる６Ｆ／
Ｆ５０２，５０６の出力のマスクも解除され、命令０，
０の少なくとも一方がプログラムステータスフラグの内
容を変更し得る場合はＦ ＨＺ Ｒ信号がハイレベルと
なる。かくして、命令０，０は実行すべき有効な命令と
なる。命令０の実行終了時点ではＥＸＱＳＬ２が出力さ
れているので、ＥＸＵ６０は命令■を引き取り、ＩＤＱ
ＡＣＫ信号を発生する。ＥＸＱＳＩ、２はハイからロウ
に反転Ｉ２、Ｆ／Ｆ ３５５がリセットされＩＤＱＲＤ
Ｙ ２信号をロウレベルどなる。また、Ｆ／Ｆ ３０３
がリセットされ、ＩＤＱＦＵＬＬ信号がロウレベルとな
るので、ＩＤＵ４０は命令０のデコード処理を開始する
。さらにまた、データ“１”がＦ／Ｆ３０９からＦ／Ｆ
３０７に移るため、ＥＸＱＳＬＯがハイレベルとなり
、命令０がバス４１２に出力される。ＥＸＵ６０は条件
分岐命令■を引き取るが、同命令はすでに実行されてい
るので、ＥＸＵ６０は同命令■を所謂ＮＯＰ （ノーオ
ペレーション）命令として処理する。ＥＸＵ６０はその
後、命令０を引き取り実行を開始する。
れた条件分岐命令■の分岐条件が命令［Ｆ］の実行結果
によって制御されたプログラムステータスフラグの内容
と一致するかどうか、すなわち分岐条件が成立したかど
うかのＴＡＫＥＮ信号を発生している。本説明では分岐
未成室であるので、ＴＡＫＥＮ信号はロウレベルとなっ
ている。したがって、出力回路４０８はＶＣＡＮ信号を
ロウレベルのままとしＵＣＡＮ信号をハイレベルとして
、分岐条件不成立であることを出力する。ＶＣＡＮ、Ｕ
ＣＡＮ信号のＯＲゲート３２３を通した出力ＢＲＥＮに
よってＦ／Ｆ ３４３はリセットされ、その結果、出力
回路４０８はＶＣＡＮ、ＵＣＡＮの両信号を無効なもの
とする。ＢＲＥＮ信号によってＦ／Ｆ３６６−３６８も
リセットされ、各マスク信号ＩＮＶＯ−２はハイレベル
となる。したがって、ＩＤＱＲＤＹｏ、１信号のマスク
は解除されそれぞれアクティブハイレベルとなる６Ｆ／
Ｆ５０２，５０６の出力のマスクも解除され、命令０，
０の少なくとも一方がプログラムステータスフラグの内
容を変更し得る場合はＦ ＨＺ Ｒ信号がハイレベルと
なる。かくして、命令０，０は実行すべき有効な命令と
なる。命令０の実行終了時点ではＥＸＱＳＬ２が出力さ
れているので、ＥＸＵ６０は命令■を引き取り、ＩＤＱ
ＡＣＫ信号を発生する。ＥＸＱＳＩ、２はハイからロウ
に反転Ｉ２、Ｆ／Ｆ ３５５がリセットされＩＤＱＲＤ
Ｙ ２信号をロウレベルどなる。また、Ｆ／Ｆ ３０３
がリセットされ、ＩＤＱＦＵＬＬ信号がロウレベルとな
るので、ＩＤＵ４０は命令０のデコード処理を開始する
。さらにまた、データ“１”がＦ／Ｆ３０９からＦ／Ｆ
３０７に移るため、ＥＸＱＳＬＯがハイレベルとなり
、命令０がバス４１２に出力される。ＥＸＵ６０は条件
分岐命令■を引き取るが、同命令はすでに実行されてい
るので、ＥＸＵ６０は同命令■を所謂ＮＯＰ （ノーオ
ペレーション）命令として処理する。ＥＸＵ６０はその
後、命令０を引き取り実行を開始する。
以上の説明から明らかなように、条件分岐命令■がデコ
ードされても、ＰＤＵ３０．ＩＤＵ４０．ＭＭＵ５０は
その後の処理を続行しており、しかも分岐不成立のとき
は先行処理は無効とならずパイプライン処理の流れは実
質停止しない。
ードされても、ＰＤＵ３０．ＩＤＵ４０．ＭＭＵ５０は
その後の処理を続行しており、しかも分岐不成立のとき
は先行処理は無効とならずパイプライン処理の流れは実
質停止しない。
一方、条件分岐命令■の分岐条件が成立ｌ−た場合は、
第５図のようにＶＣＡＮ信号がアクティブハイレベルと
なるため、クリア制御回路４１１内のＡＮＤケ’−）３
７４，３７６がクリア信号ＶＱＣＬＲ７０，１を発生１
〜、Ｆ／Ｆ３５４，３５５をリセットする。したがって
、ＩＮＶｏ、１がハイ１／ベルとなってマスクが解除さ
れても、ＩＤＱＲｌ）ＹＯ，ｌはロウレベルとなり、デ
コードされた命令０，０は実行されない無効なものとな
る。Ｆ／Ｆ３０１，３０２もリセットされＩＤＱＦＵＬ
Ｌ信号はロウレベルとなる。ＶＣＡＮ信号によって、Ｂ
ＩＵ２０．ＰＤＵ２０は分岐先の命令をフェッチするよ
うに指示される。さらに、ＶＣＡＮ信号はＯＲゲー）３
１５，５６０を介してＦ／Ｆ３１６−３１８，３５９−
３６０にクロックを与え、ＭＰＸ３１９−３２１，３６
４−３６５にラッチ回路３２２から分岐キューレジスタ
のポインタ情報“００１”を選択するＪ：うに指示する
。
第５図のようにＶＣＡＮ信号がアクティブハイレベルと
なるため、クリア制御回路４１１内のＡＮＤケ’−）３
７４，３７６がクリア信号ＶＱＣＬＲ７０，１を発生１
〜、Ｆ／Ｆ３５４，３５５をリセットする。したがって
、ＩＮＶｏ、１がハイ１／ベルとなってマスクが解除さ
れても、ＩＤＱＲｌ）ＹＯ，ｌはロウレベルとなり、デ
コードされた命令０，０は実行されない無効なものとな
る。Ｆ／Ｆ３０１，３０２もリセットされＩＤＱＦＵＬ
Ｌ信号はロウレベルとなる。ＶＣＡＮ信号によって、Ｂ
ＩＵ２０．ＰＤＵ２０は分岐先の命令をフェッチするよ
うに指示される。さらに、ＶＣＡＮ信号はＯＲゲー）３
１５，５６０を介してＦ／Ｆ３１６−３１８，３５９−
３６０にクロックを与え、ＭＰＸ３１９−３２１，３６
４−３６５にラッチ回路３２２から分岐キューレジスタ
のポインタ情報“００１”を選択するＪ：うに指示する
。
その結果、データ“１”′がＦ／Ｆ３１６，３５９に取
り込まれ、Ｆ／Ｆ３１７，３１８，３６０゜３６１はデ
ータ“ＯＮを取り込む。すなわち、分岐先アドレスの命
令のデコード情報をストアするキューレジスタとして、
条件分岐命令０をストアしたキューレジスタＩＤＱ（２
）４０４の次のレジスタＩ ＤＱ（０）４０２が指定さ
れる。Ｉ〜たがって、ＥＸＵ６０に転送すべき命令の流
れに何ら不都合は生じない。ＥＸＵ６０が命令■を引き
取ることによって発生されるＩＤＱＡＣＫ信号によって
、Ｆ／Ｆ３５５がリセットされＩＤＱＲＤＹ２がロウレ
ベルとなる。このため、すべてのＩＤＱＲＤＹＯ−２が
ロウレベルとなり、ＮＯＲゲート３１０はハイレベルの
ＩＤＱＥＭＰ信号を発生し、ＥＸＵ６０に実行可能なデ
コード済命令がキューレジスタＩＤＱＯ−２に存在しな
いことを通知する。
り込まれ、Ｆ／Ｆ３１７，３１８，３６０゜３６１はデ
ータ“ＯＮを取り込む。すなわち、分岐先アドレスの命
令のデコード情報をストアするキューレジスタとして、
条件分岐命令０をストアしたキューレジスタＩＤＱ（２
）４０４の次のレジスタＩ ＤＱ（０）４０２が指定さ
れる。Ｉ〜たがって、ＥＸＵ６０に転送すべき命令の流
れに何ら不都合は生じない。ＥＸＵ６０が命令■を引き
取ることによって発生されるＩＤＱＡＣＫ信号によって
、Ｆ／Ｆ３５５がリセットされＩＤＱＲＤＹ２がロウレ
ベルとなる。このため、すべてのＩＤＱＲＤＹＯ−２が
ロウレベルとなり、ＮＯＲゲート３１０はハイレベルの
ＩＤＱＥＭＰ信号を発生し、ＥＸＵ６０に実行可能なデ
コード済命令がキューレジスタＩＤＱＯ−２に存在しな
いことを通知する。
これに応答して、ＥＸＴＪ６０はＩＤＵ４０からの命令
引き取りを一時中断し、ＩＤＵ４０に実行可能なデコー
ド済命令が存在するまで、処理を中断する。したがって
、ＥＸＵ６０の誤動作が防止される。ＰＤＵ３０から分
岐先の命令０がＩＤＵ４０に転送され、ＩＤＵ４０が同
命令のデコードを完了しかつオペランドアドレス計算、
変換が終了してＩＤＱＥＭＰがロウレベルとなると、Ｅ
ＸＵ６０は処理を再開して命令０を引き取り実行する。
引き取りを一時中断し、ＩＤＵ４０に実行可能なデコー
ド済命令が存在するまで、処理を中断する。したがって
、ＥＸＵ６０の誤動作が防止される。ＰＤＵ３０から分
岐先の命令０がＩＤＵ４０に転送され、ＩＤＵ４０が同
命令のデコードを完了しかつオペランドアドレス計算、
変換が終了してＩＤＱＥＭＰがロウレベルとなると、Ｅ
ＸＵ６０は処理を再開して命令０を引き取り実行する。
このように、分岐条件成立の場合、命令０，０のデコー
ド処理およびオペランドアドレス計算。
ド処理およびオペランドアドレス計算。
変換処理は無効となるが、分岐条件が確定するまでＩＤ
Ｕ４０．ＭＭＵ５０は有効に働いていることになりその
効果は大きい。ここで、分岐先アドレスの計算、変換は
すでに終了しているから、ＰＤＵ３０が命令＠、 ＠、
＠たけてなく分岐先の命令ω、■も予じめ先取りして
おくように構成することにより、ＶＣＡＮ信号の発生に
よってＰＰＵ３Ｏは命令０．ｏを直ちにＩＤＵ４０に転
送することが可能となる。この場合、バイブライン処理
の流れは停止は最小限に抑えられる。第４図、第５図で
、命令［Ｆ］はプログラムステータスフラグの内容を変
更Ｉ７ない命令であり、命令■は同内容を変更する場合
は、命令■の実行終了時にＴＡＫＥＮ信号は確定し、有
効なＶＣＡＮ、ＵＣＡＮ信号が出力される。
Ｕ４０．ＭＭＵ５０は有効に働いていることになりその
効果は大きい。ここで、分岐先アドレスの計算、変換は
すでに終了しているから、ＰＤＵ３０が命令＠、 ＠、
＠たけてなく分岐先の命令ω、■も予じめ先取りして
おくように構成することにより、ＶＣＡＮ信号の発生に
よってＰＰＵ３Ｏは命令０．ｏを直ちにＩＤＵ４０に転
送することが可能となる。この場合、バイブライン処理
の流れは停止は最小限に抑えられる。第４図、第５図で
、命令［Ｆ］はプログラムステータスフラグの内容を変
更Ｉ７ない命令であり、命令■は同内容を変更する場合
は、命令■の実行終了時にＴＡＫＥＮ信号は確定し、有
効なＶＣＡＮ、ＵＣＡＮ信号が出力される。
なお、第３図Ａ、Ｂに示した具体的構成は第２図の各回
路４０５−４１１の機能実現のための−例であり、同一
機能のために適宜変更し得ることは熱論である。
路４０５−４１１の機能実現のための−例であり、同一
機能のために適宜変更し得ることは熱論である。
第６図に本発明の他の実施例を示す。第１図と同一構成
部は同じ番号で示す。本実施例では、第１図のブリフェ
ッチ／プリデコードユニッ）ＰＤＵ３０の代わりにプリ
フェッチ／分岐予測ヒツトリデフ−１フ分岐予測ユニツ
Ｕ）６００が設けられている。このユニット６００は、
命令プリフェッチ制御およびプリデコード制御の他に、
分岐予測制御も実行する。分岐予測制御のため、ＢＰＰ
ＤＵ６００は、現在プリフェッチしている命令のアドレ
スを格納するレジスタ（ＣＰＦＩＡＲ）６０１．条件分
岐命令がストア、されているアドレス（分岐元アドレス
）を格納するレジスタ（ＢＲＡＩＡＲ）６０２．当該分
岐命令で指定される分岐先アドレスを格納する１／ジス
タ（ＢＲＤＴＡＲ）６０３．および比較器６０４を有す
る。
部は同じ番号で示す。本実施例では、第１図のブリフェ
ッチ／プリデコードユニッ）ＰＤＵ３０の代わりにプリ
フェッチ／分岐予測ヒツトリデフ−１フ分岐予測ユニツ
Ｕ）６００が設けられている。このユニット６００は、
命令プリフェッチ制御およびプリデコード制御の他に、
分岐予測制御も実行する。分岐予測制御のため、ＢＰＰ
ＤＵ６００は、現在プリフェッチしている命令のアドレ
スを格納するレジスタ（ＣＰＦＩＡＲ）６０１．条件分
岐命令がストア、されているアドレス（分岐元アドレス
）を格納するレジスタ（ＢＲＡＩＡＲ）６０２．当該分
岐命令で指定される分岐先アドレスを格納する１／ジス
タ（ＢＲＤＴＡＲ）６０３．および比較器６０４を有す
る。
ＣＰＦＩＡＲ６０１の内容は通常はプリフェッチした命
令のバイト数だけプリフェッチ毎に更新される。ＢＲＡ
ＩＡＲ６０２には前回プリフェッチした条件分岐命令の
分岐元アドレスを格納できる。
令のバイト数だけプリフェッチ毎に更新される。ＢＲＡ
ＩＡＲ６０２には前回プリフェッチした条件分岐命令の
分岐元アドレスを格納できる。
したがって、プログラム処理が進みＢＲＡＩＡＲ６０２
の分岐元アドレスにある条件分岐命令が再度フェッチさ
れると、比較器６０４は分岐予測ヒツト信号ＨＩＴＢＲ
Ａを発生する。そして、ＢＰＰＤＵ６００はＢＲＤＴＡ
Ｒ６０３の内容を用いて、条件分岐命令に引き続く命令
ではなく、分岐先アドレスの命令から以降プリフェッチ
する。
の分岐元アドレスにある条件分岐命令が再度フェッチさ
れると、比較器６０４は分岐予測ヒツト信号ＨＩＴＢＲ
Ａを発生する。そして、ＢＰＰＤＵ６００はＢＲＤＴＡ
Ｒ６０３の内容を用いて、条件分岐命令に引き続く命令
ではなく、分岐先アドレスの命令から以降プリフェッチ
する。
分岐予測ヒツト信号ＨＩＴＢＲＡはＩＤＵ４０の分岐確
定信号出力回路に供給される。ただし、第６図で４０８
′として示しているように、この構成は第７図に示すよ
うに第３図Ａのものとは若干異なっている。
定信号出力回路に供給される。ただし、第６図で４０８
′として示しているように、この構成は第７図に示すよ
うに第３図Ａのものとは若干異なっている。
すなわち、ＨＩＴＢＲＡ信号は５Ｒ−Ｆ／Ｆ７０１に記
憶される。Ｆ／Ｆ ７０１のＱ出力はマルチプレクサ（
ＭＰＸ）７０２を制御する。ＭＰＸ７０２はＦ／Ｆ ７
０１のＱ出力が“ｌ”のときは、ＡＮＤゲート３２４お
よび３２５の出力をそわ２ぞれＵＣＡＮおよびＶＣＡＮ
として出力し、一方、′０”のときはＡＮＤゲート３２
４，３２５の出力をＶＣＡＮ、ＵＣＡＮとして出力する
。
憶される。Ｆ／Ｆ ７０１のＱ出力はマルチプレクサ（
ＭＰＸ）７０２を制御する。ＭＰＸ７０２はＦ／Ｆ ７
０１のＱ出力が“ｌ”のときは、ＡＮＤゲート３２４お
よび３２５の出力をそわ２ぞれＵＣＡＮおよびＶＣＡＮ
として出力し、一方、′０”のときはＡＮＤゲート３２
４，３２５の出力をＶＣＡＮ、ＵＣＡＮとして出力する
。
その動作はＩＤＵ４０に条件分岐命令後に転送される命
令が変更されるだけでＩＤＵ４０の基本動作は第４図、
第５図と同じである。すなわち、ＢＰＰＤＵ６００が条
件分岐命令■をプリフェッチした結果として分岐予測ヒ
ツトが生じると、Ｆ／Ｆ７０．１はセットされ、ＢＰＰ
ＤＵ６００はそれ以降分岐先の命令０．ｏをプリフェッ
チする。
令が変更されるだけでＩＤＵ４０の基本動作は第４図、
第５図と同じである。すなわち、ＢＰＰＤＵ６００が条
件分岐命令■をプリフェッチした結果として分岐予測ヒ
ツトが生じると、Ｆ／Ｆ７０．１はセットされ、ＢＰＰ
ＤＵ６００はそれ以降分岐先の命令０．ｏをプリフェッ
チする。
したがって、第４図、第５図で“デコード処理”と１．
て示した命令の流れは■→０→■→・・・となる。
て示した命令の流れは■→０→■→・・・となる。
命令０の実行終了時点で分岐条件が確定するが、この条
件が命令００条件を満足する場合、ＡＮＤゲー）３２４
，３２５の出力はそれぞれノ・イレベル、ロウレベルと
なる。Ｆ／Ｆ ７０１はセットされているので、ＡＮＤ
ゲート３２４の出力がＵＣＡＮとなる。かくして、ＩＤ
Ｑｏ、１にストアされた命令０．ｏのデコード情報は有
効となり実行される。一方、条件不成立のとぎはＶ Ｃ
Ａ、 Ｎ信号がアクティブハイレベルとなるので、ＩＤ
ＱＯ。
件が命令００条件を満足する場合、ＡＮＤゲー）３２４
，３２５の出力はそれぞれノ・イレベル、ロウレベルと
なる。Ｆ／Ｆ ７０１はセットされているので、ＡＮＤ
ゲート３２４の出力がＵＣＡＮとなる。かくして、ＩＤ
Ｑｏ、１にストアされた命令０．ｏのデコード情報は有
効となり実行される。一方、条件不成立のとぎはＶ Ｃ
Ａ、 Ｎ信号がアクティブハイレベルとなるので、ＩＤ
ＱＯ。
■のストア命令０．ｏは無効となり、命令Ｏ２゜のプリ
フェッチ、デコード処理に移行する。ＢＰＰＤＵ ６０
０が条件分岐命令をプリフェッチしても分岐予測がミス
ヒツトした場合は、第４図、第５図と同一の動作となる
。
フェッチ、デコード処理に移行する。ＢＰＰＤＵ ６０
０が条件分岐命令をプリフェッチしても分岐予測がミス
ヒツトした場合は、第４図、第５図と同一の動作となる
。
上述の実施例において、分岐条件命令■のデフード後の
命令のオペランドのアクセスは分岐が確定した後に行な
う必要がある。この目的のために、ＢＩＵ２０は第８図
に示すように、アクセス情報保持部８００を有する。回
部８００はキュー構成の３本のバッファレジスタＡＤＲ
Ｏ（８０１）。
命令のオペランドのアクセスは分岐が確定した後に行な
う必要がある。この目的のために、ＢＩＵ２０は第８図
に示すように、アクセス情報保持部８００を有する。回
部８００はキュー構成の３本のバッファレジスタＡＤＲ
Ｏ（８０１）。
ＡＤＲ，１（８０３）、 ＡＤＲ２（８０５）を有し、
各レジスタにオペランドアクセスアドレスがストアされ
る。また、各レジスタに付随してタグフラグＢＴＯ（８
０２）、ＢＴＩ （８０４）、Ｂｒ３（８０５）があ
り、これらはＣＢＲＡ、ＱＬ（第３図Ａ）が入力されて
いる。したがって、条件分岐命令０後にデコードされた
命令、すなわち分岐未確定期間中にデコードされた命令
のオペランドアドレス情報は同期間であることを示すタ
グ情報とともに保持部８００に一時スドアされる。アク
セスコントローラ８１０はＢＴＯ−２の内容を受ケ、そ
こにタグ情報があればオペランドアクセスを一時中断す
る。そして、ＶＣＡＮに応答して保持部８００の内容を
無効とし、ＵＣＡＮに応答して有効としアクセスを開始
する。
各レジスタにオペランドアクセスアドレスがストアされ
る。また、各レジスタに付随してタグフラグＢＴＯ（８
０２）、ＢＴＩ （８０４）、Ｂｒ３（８０５）があ
り、これらはＣＢＲＡ、ＱＬ（第３図Ａ）が入力されて
いる。したがって、条件分岐命令０後にデコードされた
命令、すなわち分岐未確定期間中にデコードされた命令
のオペランドアドレス情報は同期間であることを示すタ
グ情報とともに保持部８００に一時スドアされる。アク
セスコントローラ８１０はＢＴＯ−２の内容を受ケ、そ
こにタグ情報があればオペランドアクセスを一時中断す
る。そして、ＶＣＡＮに応答して保持部８００の内容を
無効とし、ＵＣＡＮに応答して有効としアクセスを開始
する。
なお、第８図で、各バッファにさらにアクセス優先情報
も付加しておき、ＵＣＡＮに応答して優先度の高いもの
からアクセスを開始してもよい。
も付加しておき、ＵＣＡＮに応答して優先度の高いもの
からアクセスを開始してもよい。
以上のとおり、本発明によれば、条件分岐命令カテコー
ドされてもバイブライン処理の流れを停止させないか又
はその停止を最小限に抑えたマイクロプロセツサが提供
される。
ドされてもバイブライン処理の流れを停止させないか又
はその停止を最小限に抑えたマイクロプロセツサが提供
される。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図で示したＩＤＵのブロック図、第３図Ａ、Ｂは第
２図の要部回路図、第４図、第５図はそれぞれ条件分岐
命令デコード時のＩＤＵの動作を示すタイミングチャー
ト、第６図は本発明の他の実施例を示すブロック図、第
７図は第６図に示した出力回路４０８′の回路図、第８
図は第１図又は第６図のＢ Ｉ Ｕの要部構成図である
。
第１図で示したＩＤＵのブロック図、第３図Ａ、Ｂは第
２図の要部回路図、第４図、第５図はそれぞれ条件分岐
命令デコード時のＩＤＵの動作を示すタイミングチャー
ト、第６図は本発明の他の実施例を示すブロック図、第
７図は第６図に示した出力回路４０８′の回路図、第８
図は第１図又は第６図のＢ Ｉ Ｕの要部構成図である
。
Claims (1)
- 命令を解読するデコーダと、このデコーダからのデコー
ド情報を一時格納するキューレジスタと、このレジスタ
に格納されたデコード情報が実行準備完了状態となると
当該レジスタからデコード情報を読み出しする手段と、
読み出されたデコード情報を受取り実行する実行部と、
前記デコーダが条件分岐命令をデコードしたことを示す
情報に応答して、当該条件分岐命令が指定する分岐条件
が確定するまでの期間に前記デコーダによって解読され
た命令の実行準備完了状態をマスクする手段と、前記分
岐条件が確立した後、当該分岐条件の成立／不成立に応
答して前記実行準備完了状態のマスクを解除するか又は
前記実行準備完了状態を実行不可状態に変更する手段と
を備え、前記実行準備完了状態が実行不可状態に変更さ
れた場合、当該変更された命令のデコード情報が格納さ
れたキューレジスタに他の命令のデコード情報を格納す
ることを特徴とするマイクロプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-24864 | 1989-02-03 | ||
| JP2486489 | 1989-02-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02306341A true JPH02306341A (ja) | 1990-12-19 |
Family
ID=12150083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023687A Pending JPH02306341A (ja) | 1989-02-03 | 1990-02-02 | マイクロプロセッサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5185869A (ja) |
| EP (1) | EP0381246B1 (ja) |
| JP (1) | JPH02306341A (ja) |
| DE (1) | DE69031229T2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2560889B2 (ja) * | 1990-05-22 | 1996-12-04 | 日本電気株式会社 | マイクロプロセッサ |
| JP2834862B2 (ja) * | 1990-07-13 | 1998-12-14 | 松下電器産業株式会社 | プロセッサ |
| JP2875909B2 (ja) * | 1991-07-12 | 1999-03-31 | 三菱電機株式会社 | 並列演算処理装置 |
| US5375222A (en) * | 1992-03-31 | 1994-12-20 | Intel Corporation | Flash memory card with a ready/busy mask register |
| US5422855A (en) * | 1992-03-31 | 1995-06-06 | Intel Corporation | Flash memory card with all zones chip enable circuitry |
| US5428579A (en) * | 1992-03-31 | 1995-06-27 | Intel Corporation | Flash memory card with power control register and jumpers |
| JP3452655B2 (ja) * | 1993-09-27 | 2003-09-29 | 株式会社日立製作所 | ディジタル信号処理プロセッサおよびそれを用いて命令を実行する方法 |
| US5428566A (en) * | 1993-10-27 | 1995-06-27 | Intel Corporation | Nonvolatile memory card with ready and busy indication and pin count minimization |
| US5634119A (en) * | 1995-01-06 | 1997-05-27 | International Business Machines Corporation | Computer processing unit employing a separate millicode branch history table |
| US5812861A (en) * | 1995-06-22 | 1998-09-22 | Intel Corporation | Override signal for forcing a powerdown of a flash memory |
| JPH10161871A (ja) * | 1996-11-28 | 1998-06-19 | Toshiba Corp | プロセッサ |
| JP3699796B2 (ja) * | 1996-11-29 | 2005-09-28 | 株式会社東芝 | プロセッサ |
| US6282663B1 (en) * | 1997-01-22 | 2001-08-28 | Intel Corporation | Method and apparatus for performing power management by suppressing the speculative execution of instructions within a pipelined microprocessor |
| US5983341A (en) * | 1997-04-25 | 1999-11-09 | International Business Machines Corporation | Data processing system and method for extending the time for execution of an instruction |
| US6101568A (en) * | 1998-08-25 | 2000-08-08 | Stmicroelectronics, Inc. | Bus interface unit having dual purpose transaction buffer |
| US6205506B1 (en) * | 1998-08-25 | 2001-03-20 | Stmicroelectronics, Inc. | Bus interface unit having multipurpose transaction buffer |
| US7114059B2 (en) * | 2001-11-05 | 2006-09-26 | Intel Corporation | System and method to bypass execution of instructions involving unreliable data during speculative execution |
| DE10332311B3 (de) * | 2003-07-16 | 2004-10-07 | Infineon Technologies Ag | Verfahren zur beschleunigten Ausführung eines Sprungbefehls |
| US20170315812A1 (en) * | 2016-04-28 | 2017-11-02 | Microsoft Technology Licensing, Llc | Parallel instruction scheduler for block isa processor |
Citations (1)
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| US3771138A (en) * | 1971-08-31 | 1973-11-06 | Ibm | Apparatus and method for serializing instructions from two independent instruction streams |
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| US4298927A (en) * | 1978-10-23 | 1981-11-03 | International Business Machines Corporation | Computer instruction prefetch circuit |
| JPS56129950A (en) * | 1980-03-07 | 1981-10-12 | Hitachi Ltd | Information processor |
| EP0109655B1 (en) * | 1982-11-17 | 1991-07-24 | Nec Corporation | Instruction prefetching device with prediction of a branch destination address |
| US4742451A (en) * | 1984-05-21 | 1988-05-03 | Digital Equipment Corporation | Instruction prefetch system for conditional branch instruction for central processor unit |
| US4853840A (en) * | 1986-01-07 | 1989-08-01 | Nec Corporation | Instruction prefetching device including a circuit for checking prediction of a branch instruction before the instruction is executed |
| JPS6393038A (ja) * | 1986-10-07 | 1988-04-23 | Mitsubishi Electric Corp | 計算機 |
| JPS63131230A (ja) * | 1986-11-21 | 1988-06-03 | Hitachi Ltd | 情報処理装置 |
| US4881194A (en) * | 1987-11-16 | 1989-11-14 | Intel Corporation | Stored-program controller for equalizing conditional branch delays |
-
1990
- 1990-02-02 JP JP2023687A patent/JPH02306341A/ja active Pending
- 1990-02-05 EP EP90102242A patent/EP0381246B1/en not_active Expired - Lifetime
- 1990-02-05 DE DE69031229T patent/DE69031229T2/de not_active Expired - Fee Related
- 1990-02-05 US US07/474,263 patent/US5185869A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS612971A (ja) * | 1984-05-05 | 1986-01-08 | エスカ−エフ ゲ−エムベ−ハ− | テンシヨンロ−ラ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0381246A2 (en) | 1990-08-08 |
| EP0381246B1 (en) | 1997-08-13 |
| DE69031229D1 (de) | 1997-09-18 |
| EP0381246A3 (en) | 1992-10-28 |
| US5185869A (en) | 1993-02-09 |
| DE69031229T2 (de) | 1998-05-07 |
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