JP3699796B2 - プロセッサ - Google Patents
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Description
【発明の属する技術分野】
本発明は、マイクロプロセッサや信号処理プロセッサであるプロセッサに関し、特に命令の解読と実行とがパイプライン化されたプロセッサに係わる。
【0002】
【従来の技術】
図6は、従来のマイクロプロセッサの構成を示す。以下、同一の構成要素には同一の符号を付し、説明を省略する。
図6に示したマイクロプロセッサは、プログラムカウンタ1、命令メモリ2、命令デコーダ3、データメモリ4、レジスタファイル5、演算回路6、アキュムレータ7、フラグレジスタ8より構成される。
【0003】
プログラムカウンタ1は、アドレス信号Pを出力する。
命令メモリ2のアドレス信号入力端子には、プログラムカウンタ1が出力するアドレス信号Pが供給される。命令メモリ2は、アドレス信号Pに対応したアドレスに格納されている命令Qを読み出し、図示せぬ命令レジスタIRに書き込む。
【0004】
命令デコーダ3の命令入力端子には、命令レジスタIRが蓄えている命令Qが供給される。命令デコーダ3は、命令Qの内容を解読し、命令Qに応じた制御信号g、制御信号h、制御信号i、制御信号j、及び制御信号kをそれぞれデータメモリ4、レジスタファイル5、演算回路6、プログラムカウンタ1、及び命令メモリ2の制御端子に供給する。
【0005】
データメモリ4、レジスタファイル5、及び演算回路6のデータ入出力端子は、データバスに接続される。データDは、データバスを介してデータメモリ4、レジスタファイル5、演算回路6の間で相互に送受される。
【0006】
また、システムクロック信号φが、プログラムカウンタ1、命令メモリ2、データメモリ4、レジスタファイル5、アキュムレータ7及びフラグレジスタ8のクロック入力端子に供給される。プログラムカウンタ1、命令メモリ2、データメモリ4、レジスタファイル5、アキュムレータ7及びフラグレジスタ8は、システムクロック信号φの立ち上がりに同期して動作する。
【0007】
演算回路6は、アキュムレータ7に蓄えられたデータA’とデータバスを介して供給されるデータDとの間で演算を実行する。その演算結果であるデータAは、再びアキュムレータ7に蓄えられる。この演算の際に発生する特定の状態、例えば桁溢れ(オーバーフロー)、結果の符号、結果がゼロであること、桁上げ出力などは、それぞれフラグと呼ばれる1ビットの状態信号として表される。演算回路6は、これらのフラグをまとめてフラグ信号Fとして出力する。
【0008】
フラグレジスタ8は、フラグ信号Fを蓄える。フラグレジスタ8の出力信号F’は演算フラグ信号として命令デコーダ3のフラグ入力端子に供給される。
命令デコーダ3は、演算フラグ信号F’を条件分岐命令の分岐条件として利用する。条件分岐命令は、命令実行手順を制御する際に用いられる。
【0009】
演算フラグ信号F’には上述の状態信号が例えば以下のように割り当てられる。
第3ビットF3’…桁溢れフラグV。桁溢れ時に”1”、それ以外は”0”。
【0010】
第2ビットF2’…符号フラグS。結果が負のとき”1”、それ以外は”0”。
第1ビットF1’…零フラグZ。結果が全桁零のとき”1”、それ以外は”0”。
【0011】
第0ビットF0’…桁上げフラグC。最上位桁からの桁上がりがあるとき”1”、それ以外は”0”。
プロセッサの命令セットには、それぞれのフラグに応じて命令実行手順を制御できるように、以下のような条件分岐命令が用意されている。
【0012】
JUMPV LABEL1;F3’=”1”のとき、アドレスLABEL1に分岐する。
JUMPS LABEL1;F2’=”1”のとき、アドレスLABEL1に分岐する。
【0013】
JUMPZ LABEL1;F1’=”1”のとき、アドレスLABEL1に分岐する。
JUMPC LABEL1;F0’=”1”のとき、アドレスLABEL1に分岐する。
【0014】
【発明が解決しようとする課題】
プロセッサの処理効率を上げるため、従来から命令デコード処理と命令実行処理とをパイプライン化する技法が用いられている。この技法によると、最初の命令を読み出した場合を除いて、命令読み出しと命令実行とを同時に行うことができる。そのため、パイプライン化されていないプロセッサと比べて2倍近い処理効率が実現されている。
【0015】
このようなパイプライン化されたプロセッサでは、条件分岐命令の直前に記述された命令が実行される期間は、条件分岐命令が解読されている期間と重なる。そのため、条件分岐命令の直前に記述された命令に基づいて変化したフラグを用いて分岐を行うことができないという欠点があった。
【0016】
演算命令と条件分岐命令とを組み合わせたプログラムの例を以下に示す。
ADD A,R0 ;レジスタR0の内容をアキュムレータAに加算する。
【0017】
NOP ;何もしない(ノーオペレーション)。
JUMPV LABEL1;桁溢れフラグF3’=”1”のとき、LABEL1に分岐する。
【0018】
このプログラムでは、第1行で、まず、レジスタファイル5の中の0番目のレジスタR0の内容をデータバスを介して演算回路6の入力端子に供給する。演算回路において、レジスタR0の内容とアキュムレータ7が保持している内容とを加算し、加算結果を再びアキュムレータ7に記憶させる。
【0019】
第2行では、何も実行されない。このNOP(ノーオペレーション)命令は、タイミング合わせなどに用いられる何も実行しない命令であり、大部分のプロセッサの命令セット中に用意されている。
【0020】
第3行では、桁溢れが起きているか否かを検出し、もし桁溢れしていたらLABEL1番地に分岐する。
図7は、パイプライン化されたプロセッサにおいて、演算命令と条件分岐命令とを組み合わせた上述のプログラムを実行する場合のタイミングチャートを示す。このタイミングチャートは、プログラムカウンタ1が出力するアドレス信号P、命令レジスタIRが保持する命令Q、データバスにおけるデータD、及びフラグレジスタ8が保持するフラグ信号F’の時間的変化を表す。Tはマシンサイクルを表す。
【0021】
図7に示すように、時刻Tで、命令メモリ2のn番地に記憶されているADD命令が読み出され、命令レジスタIRに書き込まれる。
次に、ADD命令が解読され、時刻2Tで、データバス上にレジスタR0の内容(R0)が読み出される。また、命令メモリ2のn+1番地に記憶されているNOP命令が読み出され、命令レジスタIRに書き込まれる。
【0022】
続いて、演算回路6においてアキュムレータ7が保持する内容A’とデータバス上のデータ(R0)とが加算される。時刻3Tで、その加算演算の結果がアキュムレータ7に書き込まれ、フラグ信号Fがフラグレジスタ8に書き込まれる。
フラグレジスタ8は、そのフラグ信号Fを演算フラグ信号F’として出力する。
また、時刻3Tで、命令メモリ2のn+2番地に記憶されているJUMPV命令が読み出され、命令レジスタIRに書き込まれる。
【0023】
続いて、JUMPV命令が解読される。時刻4Tで、命令デコーダ3は、フラグレジスタ8が出力する桁溢れフラグF3’を用いて、桁溢れが起きているか否かを判断する。桁溢れが起きていれば、命令デコーダ3は、制御信号jを用いてプログラムカウンタ1が出力するアドレス信号を変化させる。
【0024】
このように、加算命令によって桁溢れフラグF3’が変化する時刻3Tは、ADD命令が命令Qとして読み出された時刻Tの2マシンサイクル後である。そのため、NOP命令を強制的に挿入することにより、ADD命令の結果をJUMPV命令の条件として用いることができるようにしている。もし加算命令のすぐ後に条件分岐命令を記述すると、条件分岐命令が命令デコーダ3によって解読された後にフラグレジスタ8の出力信号F’が変化することになる。その結果、加算命令によるフラグの変化を分岐条件として用いることができなくなる。
【0025】
従来のプロセッサでは、上述のようにNOP命令を挿入しなければならず、処理効率が低下していた。特に条件分岐が繰り返しループの中で実行される場合は、その影響は顕著に現れる。その結果、実際のプログラム実効速度が、個々の命令の実行時間の公称値から見積もったプログラム実行速度よりも遅くなり、予期し得ない誤差が発生しまっている。
【0026】
本発明は、上記課題に鑑みてなされたもので、パイプラインプロセッサにおいて条件分岐命令の直前の命令で発生した演算の状態に応じてプログラムの分岐が実行できるようにして、処理効率を上げることを目的とする。
【0027】
【課題を解決するための手段】
上記課題を解決するため、本発明のプロセッサは、入力端子にシステムクロック信号が供給され、システムクロック信号を遅延させた遅延クロック信号を出力する遅延手段と、クロック端子に遅延クロック信号が供給され、制御端子に制御信号が供給され、遅延クロック信号に同期してアドレス信号を出力するプログラムカウンタと、クロック端子に遅延クロック信号が供給され、アドレス端子にアドレス信号が供給され、演算およびデータ転送の手順を命令として記憶し、命令を出力する命令記憶手段と、演算を実行し、演算結果に応じて状態信号を出力する演算手段と、クロック端子にシステムクロック信号が供給され、演算手段が出力する状態信号を記憶する状態記憶手段と、状態記憶手段が記憶する状態信号と命令記憶手段が出力する命令とが入力され、これらの2つの入力信号に応じて状態判定結果を出力する状態デコード手段と、状態判定結果と命令記憶手段が出力する命令とが入力され、制御信号を出力する命令デコード手段とを具備し、条件分岐命令の直前に記述された命令の実行に基づく状態信号に応じて条件分岐動作が行われる。
【0028】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図1は、本発明のマイクロプロセッサの実施例を示す。
このプロセッサは、プログラムカウンタ1、命令メモリ2、命令デコーダ3、データメモリ4、レジスタファイル5、演算回路6、アキュムレータ7、フラグレジスタ8、フラグデコーダ9、及びクロック遅延回路10より構成される。
【0029】
プログラムカウンタ1は、アドレス信号Pを出力する。
命令メモリ2のアドレス信号入力端子には、プログラムカウンタ1が出力するアドレス信号Pが供給される。命令メモリ2は、アドレス信号Pに対応したアドレスに格納されている命令Qを読み出し、図示せぬ命令レジスタIRに書き込む。
【0030】
命令デコーダ3の命令入力端子には、命令レジスタIRが蓄えている命令Qが供給される。命令デコーダ3は、命令Qの内容を解読し、命令Qに応じた制御信号g、制御信号h、制御信号i、制御信号j、及び制御信号kをそれぞれデータメモリ4、レジスタファイル5、演算回路6、プログラムカウンタ1、及び命令メモリ2の制御端子に供給する。
【0031】
データメモリ4、レジスタファイル5、及び演算回路6のデータ入出力端子は、データバスに接続される。データDは、データバスを介してデータメモリ4、レジスタファイル5、演算回路6の間で相互に送受される。
【0032】
演算回路6は、アキュムレータ7に蓄えられたデータA’とデータバスを介して供給されるデータDとの間で演算を実行する。その演算結果であるデータAは、再びアキュムレータ7に蓄えられる。この演算の際に発生する特定の状態、例えば桁溢れ(オーバーフロー)、結果の符号、結果がゼロであること、桁上げ出力などは、それぞれフラグと呼ばれる1ビットの状態信号として表される。演算回路6は、これらのフラグをまとめてフラグ信号Fとして出力する。
【0033】
フラグレジスタ8は、演算回路6が出力するフラグ信号Fを蓄える。フラグレジスタ8は、蓄えているフラグ信号を演算フラグ信号F’として出力する。
フラグデコーダ9のフラグ入力端子には、フラグレジスタ8が出力する演算フラグ信号F’が供給される。また、フラグデコーダ9の命令入力端子には、命令メモリ2が出力する命令Qが供給される。フラグデコーダ9は、命令Qと演算フラグ信号F’に応じて制御信号eを生成し、命令デコーダ3の制御端子に制御信号eを供給する。
【0034】
命令デコーダ3は、入力された制御信号eに応じて、制御信号j及び制御信号kを変化させて、分岐命令あるいは条件分岐命令を実行する。フラグデコーダ9と命令デコーダ3がフラグをデコードして制御信号jあるいは制御信号kを出力するのに要する時間をフラグデコード時間τと呼ぶことにする。
【0035】
また、クロック遅延回路10の入力端子には、システムクロック信号φが供給される。クロック遅延回路10は、システムクロック信号φを例えばΔtだけ遅延させた遅延クロック信号φ’を出力する。Δtは、フラグデコード時間τより大きく設定される。
【0036】
遅延クロック信号φ’は、プログラムカウンタ1と命令メモリ2のクロック入力端子に供給される。また、システムクロック信号φは、データメモリ4、レジスタファイル5、アキュムレータ7及びフラグレジスタ8のクロック入力端子に供給される。プログラムカウンタ1、命令メモリ2、データメモリ4、レジスタファイル5、アキュムレータ7及びフラグレジスタ8は、クロック入力端子に供給される信号の立ち上がりに同期して動作する。
【0037】
図1に示した実施例において、プログラムカウンタ1と命令メモリ2には、クロック信号φをクロック遅延回路10により遅延したクロック信号φ’が供給される。一方、フラグレジスタ8には遅延していないクロック信号φが供給される。したがって、システムクロック信号φが立ち上がってからクロック信号φ’が立ち上がるまでの時間内にフラグデコーダ9でのデコードを終了させることにより、直前の演算によるフラグ変化によって分岐動作を実行することができる。
【0038】
図2は、図1に示したプロセッサを用いて条件命令を実行した場合のタイミングチャートを示す。このタイミングチャートは、システムクロック信号φ、遅延クロック信号φ’、プログラムカウンタ1が出力するアドレス信号P、命令レジスタIRが保持する命令Q、データバスにおけるデータDの時間的変化を表す。
Tはマシンサイクルを示す。
【0039】
図2に示したタイミングチャートに対応するプログラムの例を以下に示す。
ADD A,R0 ;レジスタR0の内容をアキュムレータAに加算する。
【0040】
JUMPV LABEL1;桁溢れフラグF3’=”1”のとき、LABEL1に分岐する。
このプログラムにおいて、第1行では、レジスタファイル5の中の0番目のレジスタR0の内容をデータバスを介して演算回路6に供給し、それとアキュムレータ7の内容とを加算して、加算結果を再びアキュムレータ7に記憶させる。第2行では、桁溢れが起きているか否かを検出し、もし桁溢れしていたらLABEL1番地に分岐する。
【0041】
図2に示すように、まず、時刻T’で、命令メモリ2のn番地に記憶されているADD命令が読み出され、命令レジスタIRに書き込まれる。続いて、命令デコーダ3はADD命令を解読し、制御信号hなどを出力する。
【0042】
次に、時刻2Tで、制御信号hに応じてレジスタファイル5の中のレジスタR0の内容(R0)がデータバス上に出力される。
時刻2T’で、命令メモリ2のn+1番地に記憶されているJUMPV命令が読み出され、命令レジスタIRに書き込まれる。続いて、命令デコーダ3はJUMPV命令を解読する。
【0043】
さらに、演算回路6においてアキュムレータ7が保持する内容A’とデータバス上のデータ(R0)とが加算され、時刻3Tにその結果がアキュムレータ7に書き込まれる。また、時刻3Tにフラグ信号Fがフラグレジスタ8に書き込まれる。フラグレジスタ8は、フラグ信号Fを演算フラグ信号F’としてフラグデコーダ9のフラグ入力端子に供給する。フラグデコーダ9は、時刻3T’までに、JUMPV命令と演算フラグ信号F’をデコードして条件が成立しているか否かを表す制御信号eを出力する。
【0044】
その後、時刻3T’で、命令デコーダ3は、制御信号eに応じて条件分岐命令を実行する。
このように、本実施例において、NOP命令を設けずに、分岐条件を発生する演算命令と条件分岐命令とを続けて実行できるため、処理を高速に実行することが可能となる。また、NOP命令を挿入する必要がなくなるため、プログラムのコーディングが容易になる。
【0045】
図3は、本発明で用いられるフラグデコーダの回路例を示す。
エクスクルシブノアゲート11a〜11dの第1の入力端子には、命令Qの例えば下位4ビットQ3〜Q0がそれぞれ供給される。エクスクルシブノアゲート11a〜11dの第2の入力端子には、演算フラグ信号F’の第3ビットF3’ないし第0ビットF0’がそれぞれ供給される。エクスクルシブノアゲート11a〜11dの出力端子は、それぞれアンドゲート12の第1ないし第4の入力端子に接続される。アンドゲート12は、制御信号eを出力する。図3において、破線の外側にあるアンドゲート13は、命令デコーダ3の一部である。アンドゲート13の第1の入力端子には制御信号eが供給され、第2の入力端子には命令デコーダの他の部分で生成された信号zが供給される。アンドゲート13は、プログラムカウンタ1の制御信号jを発生する。
【0046】
図3に示したフラグデコーダを用いる場合、条件分岐命令JUNPVの下位4ビットQ3〜Q0をそれぞれ”1”、”0”、”0”、”0”に設定する。JUMPV命令をデコードするときに、F3’=”1”であり、F2’〜F0’が”0”であれば、制御信号eは”1”となり、分岐が実行される。また、F3’=”0”であれば、制御信号eは”0”となり、分岐は実行されない。
【0047】
図4は、本発明で用いられるクロック遅延回路の第1の実施例を示す。
この回路は、エクスクルシブノアゲート14a〜14dとアンドゲート15、16から構成される。エクスクルシブノアゲート14aの第1の入力端子にシステムクロック信号φが供給され、エクスクルシブノアゲート14aの第2の入力端子とエクスクルシブノアゲート14b〜14dの第1及び第2の入力端子は電源電位VDDに接続される。エクスクルシブノアゲート14a〜14dとアンドゲート15、16は、図3に示したエクスクルシブノアゲート11a〜11dとアンドゲート12、13と同様にして互いに接続されている。アンドゲート16の第2の入力端子は電源電位VDDに接続される。アンドゲート16は、遅延クロック信号φ’を出力する。
【0048】
システムクロック信号φの立ち上がりと遅延クロック信号φ’の立ち上がりとの時間差Δtが、フラグデコーダ9を含む命令デコーダ3の動作時間τよりも大きい場合、Δt−τだけ余分な動作時間が増える。その結果、マシンサイクルTが本来必要な長さよりもΔt−τだけ長くなり、動作速度が低下する。したがって、図4に示すように、クロック遅延回路として、フラグデコーダ及び命令デコーダの遅延経路と等しい回路を用いることにより、Δtをτに近づけ、動作速度を向上させることができる。
【0049】
図5は、本発明で用いられるクロック遅延回路の第2の実施例を示す。
図5に示した遅延回路は、図4に示した回路の最大遅延経路(クリティカルパス)を取り出したものである。
【0050】
図5に示すように、エクスクルシブノアゲート14aの第1の入力端子には、システムクロック信号φが供給される。エクスクルシブノアゲート14aの第2の入力端子は、電源電位VDDに接続される。エクスクルシブノアゲート14aの出力端子は、アンドゲート15の第1の入力端子に接続され、アンドゲート15の出力端子はアンドゲート16の第1の入力端子に接続される。アンドゲート15の第2ないし第4の入力端子とアンドゲート16の第2の入力端子は、電源電位に接続される。アンドゲート16は、遅延クロック信号φ’を出力する。
【0051】
このように、図4に示した回路のクリティカルパスを構成するゲートを取り出し、それらの入力端子を適切に電源電位VDDあるいは接地電位に接続することにより、図4に示した実施例と同様の効果を得るとともに、遅延回路の規模を削減することが可能となる。
【0052】
【発明の効果】
以上説明したように、本発明によれば、条件分岐命令の直前に分岐命令を決定する命令を記述できるため、タイミング合わせのためのNOP命令の挿入が不要となり、プロセッサの処理効率を向上させることができる。
【図面の簡単な説明】
【図1】本発明の実施例を示す図。
【図2】図1に示した実施例のタイミングチャートを示す図。
【図3】本発明で用いられるフラグデコーダの回路図。
【図4】本発明で用いられるクロック遅延回路の第1の実施例を示す図。
【図5】本発明で用いられるクロック遅延回路の第2の実施例を示す図。
【図6】従来のマイクロプロセッサを示す図。
【図7】図6に示した従来例のタイミングチャートを示す図。
【符号の説明】
1…プログラムカウンタ、
2…命令メモリ、
3…命令デコーダ、
4…データメモリ、
5…レジスタファイル、
6…演算回路、
7…アキュムレータ、
8…フラグレジスタ、
9…フラグデコーダ、
10…遅延回路。
Claims (4)
- 入力端子にシステムクロック信号が供給され、前記システムクロック信号を遅延させた遅延クロック信号を出力する遅延手段と、
クロック端子に前記遅延クロック信号が供給され、制御端子に制御信号が供給され、前記遅延クロック信号に同期してアドレス信号を出力するプログラムカウンタと、
クロック端子に前記遅延クロック信号が供給され、アドレス端子に前記アドレス信号が供給され、演算およびデータ転送の手順を命令として記憶し、前記命令を出力する命令記憶手段と、
演算を実行し、演算結果に応じて状態信号を出力する演算手段と、
クロック端子に前記システムクロック信号が供給され、前記演算手段が出力する状態信号を記憶する状態記憶手段と、
前記状態記憶手段が記憶する状態信号と前記命令記憶手段が出力する命令とが入力され、これらの2つの入力信号に応じて状態判定結果を出力する状態デコード手段と、
前記状態判定結果と前記命令記憶手段が出力する命令とが入力され、前記制御信号を出力する命令デコード手段と
を具備し、
条件分岐命令の直前に記述された命令の実行に基づく前記状態信号に応じて条件分岐動作が行われることを特徴とするプロセッサ。 - 前記遅延手段は、前記状態デコード手段と同一の回路構成を具備することを特徴とする請求項1記載のプロセッサ。
- 前記遅延手段は、前記状態デコード手段の最大遅延経路に含まれる回路と同一の回路構成を具備することを特徴とする請求項1記載のプロセッサ。
- 前記遅延手段は、状態デコード手段の最大遅延経路における遅延時間以上の遅延時間を有する回路で構成されていることを特徴とする請求項1記載のプロセッサ。
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