JP2021163453A - 待ち時間シフタを備えたプロセッサおよびそれを用いた制御方法 - Google Patents

Abstract

【課題】命令パイプラインのライトバックステージにおいて、複数の命令によるレジスタファイル書き戻し競合を回避するように命令発行を制御する方法を提供する。【解決手段】プロセッサ１００において、待ち時間シフタ１３０は、複数のシフタエントリを含み、クロックサイクル毎にシフタエントリをシフトアウトする。シフタエントリのそれぞれは関連付けられたクロックサイクルにおける書き戻し動作に対するレジスタファイル１４０の書き込みポートの可用性を示す書き戻し値を含む。デコードユニット１２０は、命令をデコードし、待ち時間シフタ書き戻し値に従って命令を発令する。機能ユニット１６０は、デコードユニットおよびレジスタファイルに結合され、デコードユニットによって発令された命令を実行し、レジスタファイルの書き込みポートへの書き戻し動作を行う。【選択図】図２

Description

本開示は、一般にプロセッサアーキテクチャに関し、より具体的には、待ち時間シフタを含むプロセッサ、およびプロセッサの命令パイプラインを制御する方法に関する。

プロセッサのパフォーマンスを向上させるための手法の１つは、命令を実行するために命令パイプラインを使用することである。命令パイプラインでの命令の実行は、書き戻し段階を含むいくつかの段階に分解される。書き戻し段階では、レジスタファイルの書き込みポートを介して結果データをレジスタファイルに書き込む書き戻し動作が実行される。レジスタファイルの書き込みポートの数は限られているため、複数の命令が、同じクロックサイクルで使用可能な書き込みポートの数よりも多くの書き込みポートをレジスタファイルへの書き戻しに必要とする場合、競合が発生する可能性がある。書き込みポートの使用の競合により、命令パイプラインでの命令の停止または連結が発生し、それによりプロセッサの性能が低下する。さらに、書き戻し段階はパイプライン実行の最後の段階であることが多く、書き戻しの競合による命令の停止は、すべての実行パイプラインの段階に大きな波及効果をもたらします。さらに、命令パイプラインは非常に複雑な制御ロジックを有し、プロセッサの複数の場所や構成要素からの情報を必要とする。

プロセッサの性能を向上させるための要望として、命令の停止および連結を効率的に防止し得るプロセッサおよび制御方法の必要性が高まっている。

命令パイプラインの命令の実行では、複数の命令が、同じクロックサイクルで使用可能な書き込みポートの数よりも多くの書き込みポートをレジスタファイルへの書き戻しに必要とする場合、競合が発生する可能性がある。書き込みポートの使用の競合により、命令パイプラインでの命令の停止または連結が発生し、それによりプロセッサの性能が低下する。

本開示の実施形態の１つでは、マイクロプロセッサは、レジスタファイル、待ち時間シフタ、デコードユニット、および機能ユニットを含む。レジスタは書き込みポートを含む。待ち時間シフタは、複数のシフタエントリを含み、複数のシフタエントリのうちの一つのシフタエントリをクロックサイクルごとにシフトアウトするように構成され、複数のシフタエントリのそれぞれはクロックサイクルに関連付けられ、複数のシフタエントリのそれぞれはクロックサイクルにおける書き戻し動作に対するレジスタファイルの書き込みポートの可用性を示す書き戻し値を含む。デコードユニットは、待ち時間シフタに結合され、命令をデコードし、待ち時間シフタの複数のシフタエントリに含まれる書き戻し値に基づいて命令を発令するように構成される。また、機能ユニットは、デコードユニットおよびレジスタファイルに結合され、デコードユニットによって発令された命令を実行し、レジスタファイルの書き込みポートへの書き戻し動作を行うように構成される。

実施形態の１つでは、マイクロプロセッサのレジスタファイルの書き込みポートをスケジュールする方法は、少なくとも以下のステップを含む。第１のクロックサイクルは、発令される命令の実行待ち時間に基づいて決定される。第１のクロックサイクルにおける書き込みポートの可用性は、待ち時間シフタの書き戻し値に基づいて決定され、書き戻し値は、待ち時間シフタの複数のシフタエントリのうちの１つのシフタエントリに含まれ、複数のシフタエントリは、クロックサイクルごとにシフトアウトされる。待ち時間シフタの書き戻し値が、第１のクロックサイクルで書き込みポートが使用可能であることを示すときに、命令はデコードされて発令される。待ち時間シフタの書き戻し値が、第１のクロックサイクルで書き込みポートが使用不可であることを示すときに、命令は停止される。

本開示は、レジスタファイルの使用可能な書き込みポートへの潜在的な書き戻し競合を防ぐために、待ち時間シフタに基づいて実行パイプラインでの命令の発令を効果的にスケジュールする。命令の発令と実行に必要な全ての情報が待ち時間シフタで見つかり得るため、パイプライン実行機構が簡素化され、集中化され、プロセッサの消費電力が削減される。さらに、待ち時間シフタが回転バッファとともに実装されている場合、プロセッサの消費電力をさらに削減できる。

本開示の態様は、添付の図面を参照しつつ以下の詳細な説明を読むことで最もよく理解される。業界の標準的な慣行に従って、様々な特徴が一定の比率で描かれていないことに留意されたい。実際、様々な特徴の寸法は、説明を明確にするために、任意に拡大または縮小されている場合がある。

いくつかの実施形態に係るコンピュータ処理システムを示すブロック図である。

いくつかの実施形態に係るプロセッサを示すブロック図である。

いくつかの実施形態に係る待ち時間シフタを示す。

いくつかの実施形態に係る回転バッファを示すブロック図である。

いくつかの実施形態に係る待ち時間シフタに基づく命令の発令を示すフローチャート図である。

いくつかの実施形態に係る待ち時間シフタに基づくベクトル命令の発令を示すフローチャート図である。

いくつかの実施形態に係るＭ番目のクロックサイクルにおける命令の発令を示すフローチャート図である。

いくつかの実施形態に係るＭ番目のクロックサイクルにおけるベクトル命令の発令を示すフローチャート図である。

いくつかの実施形態に係る待ち時間シフタおよび長待ち時間カウンタに基づく長待ち時間命令の発令を示すフローチャート図である。

いくつかの実施形態に係る待ち時間シフタに基づく除算命令の発令を示すフローチャート図である。

いくつかの実施形態に係る待ち時間シフタに基づくロード命令の発令を示すフローチャート図である。

いくつかの実施形態に係る命令パイプラインの制御方法を示すフローチャート図である。

以下の開示は、本開示の異なる特徴を実装するための多くの異なる実施形態または例を提供する。本開示を簡略化するために、構成要素および配置の特定の例を以下に説明する。もちろん、これらは単なる例であり、限定を意図するものではない。例えば、以下の説明における第２の特徴の上または表面への第１の特徴の形成は、第１および第２の特徴が直接接触して形成される実施形態を含み得、さらに、第１および第２の特徴が直接接触し得ないように追加の特徴が第１および第２の特徴の間に形成され得る実施形態を含み得る。さらに、本開示は、様々な例において符号および／または文字を繰り返す場合がある。この繰り返しは、簡略化および明確化を目的としており、それ自体は、説明されている様々な実施形態および/または構成の間の関係を規定するものではない。

さらに、「の下に」、「より下に」、「低い」、「より上に」、「高い」などの空間的に相対的な用語は、１つの要素または特徴の、図示されている他の要素または特徴に対する関係を説明する記載を容易にするために本明細書で使用され得る。空間的に相対的な用語は、図示されている向きに加え、使用中または動作中の装置のさまざまな向きを包含することを意図している。装置は他の方法で配向されてもよく（９０度または他の向きで回転）、本明細書で使用される空間的に相対的な記述子はそれに応じて同様に解釈されてもよい。

図１は、いくつかの実施形態に係る、プロセッサ１００、メモリ２００、入出力（Ｉ／Ｏ）インターフェース３００、周辺機器４００、およびバス５００を含むコンピュータ処理システム１０を示す。バス５００は、コンピュータ処理システム１０の構成要素間の双方向通信を可能にすることができる。本開示のいくつかの実施形態は、図１に示されているものよりも多い、少ない、または異なる構成要素を使用しても良い。一例として、コンピュータ処理システム１０は、タイマ、シリアル周辺インターフェース、デジタル−アナログ変換器、アナログ−デジタル変換器、ディスプレイドライバ、複数種のメモリ、および他の任意の適切な構成要素をさらに含み得る。

いくつかの実施形態では、プロセッサ１００は、命令パイプラインを使用して命令を実行するように構成され、命令の実行は、命令フェッチ段階、命令デコード段階、命令実行段階およびライトバック段階などのいくつかの段階に分解される。プロセッサ１００は、比較的高いアクセス速度を有するデータキャッシュおよび命令キャッシュなどのキャッシュを含み得る。プロセッサ１００のデータキャッシュは、Ｌ１データキャッシュ、Ｌ２データキャッシュ、およびＬ３データキャッシュを含み得るマルチレベルデータキャッシュであり得る。Ｌ１データキャッシュ、Ｌ２データキャッシュおよびＬ３データキャッシュは、プロセッサ１００の内部または外部に配置され得る。いくつかの実施形態では、コンピュータ処理システム１０は複数のプロセッサを含み、任意の数のプロセッサは、プロセッサ１００と同じであっても、異なっていてもよい。

メモリ２００は、命令のプログラムコードおよび命令の実行に必要なデータを格納するように構成される。メモリ２００は、不揮発性メモリまたは揮発性メモリまたはそれらの組み合わせを含み得る。例えば、メモリ２００は、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、プログラム可能な読み取り専用メモリ（ＰＲＯＭ）、電気的にプログラム可能な読み取り専用メモリ（ＥＰＲＯＭ）、電気的に消去可能なプログラム可能な読み取り専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリの少なくとも一つを含み得る。

Ｉ／Ｏインターフェース３００は、バス５００を介して入力装置および出力装置をコンピュータシステム１０に結合するように構成される。コンピュータシステム１０は、入力装置からデータを受信し、Ｉ／Ｏインターフェース３００を介して出力装置にデータを送信することができる。Ｉ／Ｏインターフェース３００は、有線または無線接続でのシリアル接続インターフェースおよびパラレル接続インターフェースのうちの少なくとも１つを含み得る。周辺機器４００は、キーボード、マウス、センサ、信号受信機、モニタおよび他の任意の適切な装置を含み得る。

図２は、いくつかの実施形態に係るプロセッサ１００を示すブロック図である。プロセッサ１００は、命令ユニット１１０、発令／デコードユニット１２０、待ち時間シフタ１３０、レジスタファイル１４０、実行キュー１５０および機能ユニットモジュール１６０を含み得る。命令ユニット１１０は、プロセッサ１００による実行のための命令１１１を提供するように構成される。命令１１１は、プロセッサ１００のアーキテクチャに応じて、スカラ命令またはベクトル命令であり得る。いくつかの実施形態では、命令１１１は、汎用命令、長待ち時間命令、または未知待ち時間命令であり得る。汎用命令は、既知の実行待ち時間を有する命令を指し得、既知の実行待ち時間は閾値よりも短い。長待ち時間命令は、既知の実行待ち時間を有する命令を指し得、既知の実行待ち時間は閾値よりも長い。例えば、長待ち時間命令は、浮動小数点除算命令、浮動小数点平方根命令、浮動小数点加算減算命令、および整数除算命令であり得る。未知待ち時間命令は、ロード命令などの未知実行待ち時間を有する命令を指し得る。

レジスタファイル１４０は、レジスタファイル１４０のデータを格納するように構成された複数のレジスタＲＥＧ_１〜ＲＥＧ_Ｍを含み得る。レジスタＲＥＧ_１〜ＲＥＧ_Ｍは、発令された命令の実行に使用されるオペランド、および／または発令された命令の書き戻し動作を通じてレジスタファイル１４０に書き込まれた結果データを格納することができる。レジスタＲＥＧ_１〜ＲＥＧ_Ｎの数は、プロセッサ１００のアーキテクチャに従って変化し得る。いくつかの実施形態では、レジスタファイル１４０は、少なくとも１つの書き込みポートＷＲ_Ｐ１〜ＷＲ_ＰＫをさらに含み、結果データは、少なくとも１つの書き込みポートＷＲ_Ｐ１からＷＲ_ＰＫを介してレジスタファイル１４０に書き込まれる。いくつかの実施形態では、レジスタファイル１４０は、レジスタファイル１４０に格納されたデータを読み取るための少なくとも１つの読み取りポート（不図示）をさらに含み得る。

待ち時間シフタ１３０は、信号１３１を介してレジスタファイル１４０と通信することができる。待ち時間シフタ１３０は、クロックサイクルごとにシフトされる複数のシフタエントリを含むことができる。待ち時間シフタ１３０の各シフタエントリは、クロックサイクル（例えば、ｘ番目のクロックサイクル、ここで、ｘは正の整数）に関連付けられ、各シフタエントリは、クロックサイクルにおけるレジスタファイル１４０の書き込みポートの可用性を示す書き戻し値（例えば、ｗｂ_ｓｈｉｆｔ［ｘ］）を含む。書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］は、「１」の論理値と「０」の論理値のいずれかを示すマルチビット値またはシングルビット値であり得る。例えば、書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が論理値「１」の場合、ｘ番目のクロックサイクルで書き込みポートが書き戻し動作に使用不可であることを示す。つまり、ｘ番目のクロックサイクルで書き込みポートに行われる別の書き戻し動作がある。代わりに、書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が論理値「０」の場合、ｘ番目のクロックサイクルで書き込みポートが書き戻し動作に使用可能であることを示す。いくつかの実施形態では、待ち時間シフタ１３０の書き戻し値は、プロセッサ１００により実行される命令の発令時に設定される。

発令／デコードユニット１２０は、命令ユニット１１０および待ち時間シフタ１３０に結合され、待ち時間シフタ１３０のシフタエントリに格納された書き戻し値に基づいて命令１１１をデコードおよび発令するように構成される。いくつかの実施形態では、命令111が発令／デコードユニット１２０に提供されると、発令／デコードユニット１２０は、命令１１１の実行待ち時間を決定することができる。命令１１１の実行待ち時間は、命令１１１を実行するために必要とされるクロックサイクルの数であり得る。いくつかの実施形態では、ｘクロックサイクルの実行待ち時間を有する命令１１１は、ｘ番目のクロックサイクルで書き戻し動作を有する。いくつかの実施形態では、発令／デコードユニット１２０は、待ち時間シフタ１３０の書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］に基づいて、ｘクロックサイクルの実行待ち時間を有する命令１１１を停止または発令するかどうかを決定するように構成される。書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が「０」の場合、発令／デコードユニット１２０は、命令１１１を実行キュー１５０にデコードおよび発令する。命令１１１が発令されると、待ち時間シフタ１３０の書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が「１」に設定される。待ち時間シフタ１３０の書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が「１」である場合、発令／デコードユニット１２０は命令１１１の発令を停止し、次のクロックサイクルまたは（ｘ＋１）番目のクロックサイクルにおける書き込みポートの可用性を確認する。発令／デコードユニット１２０は、信号１２１を介して待ち時間シフタ１３０と通信する。

いくつかの実施形態では、実行キュー１５０は、発令／デコードユニット１２０に結合され、発令された命令をキューに配置するように構成される。実行キュー１５０は、発令された命令１５１を実行するために機能ユニットモジュール１６０に提供し得る。

機能ユニットモジュール１６０は、実行キュー１５０によって提供される発令された命令を実行するように構成された複数の機能ユニットＦＵＮＩＴ_Ａ、ＦＵＮＩＴ_ＢおよびＦＵＮＩＴ_Ｃを含み得る。いくつかの実施形態では、機能ユニットモジュール１６０は、演算論理回路（ＡＬＵ）、アドレス生成ユニット（ＡＧＵ）、浮動小数点ユニット（ＦＰＵ）、ロードストアユニット（ＬＳＵ）、分岐実行ユニット（ＢＥＵ）、および他の適切な機能ユニットを含み得る。いくつかの実施形態では、マイクロプロセッサ１００の機能ユニットによって実行される命令１５１は、レジスタファイル１４０に格納される一組のオペランドに関連づけられ得る。プロセッサ１００の機能ユニットは、レジスタファイル１４０の利用可能な読み取りポートを介してレジスタファイル１４０にアクセスして、命令１５１の実行のために一組のオペランドを取得することができる。機能ユニットモジュール１６０によって出力された結果データ１６１は、レジスタファイル１４０の利用可能な書き込みポートを介した書き戻し動作でレジスタファイル１４０に書き込まれ得る。いくつかの実施形態では、機能ユニットモジュールの結果データ１６１は、プロセッサ１００の性能を改善するために、命令パイプライン内の他の命令のために転送されてもよい。

いくつかの実施形態では、プロセッサ１００は、カウンタ１７０およびデータキャッシュ１８０をさらに含み、カウンタ１７０は、信号１７１を介して待ち時間シフタ１３０と通信し得る。データキャッシュ１８０は、機能ユニットモジュール１６０のロード／格納機能ユニット（不図示）と通信し得る。カウンタ１７０は、カウンタ値ｅｘ_ｃｎｔ［ｘ］を有することができ、カウンタ１７０は、カウンタ値ｅｘ_ｃｎｔ［ｘ］が閾値に達するまで、クロックサイクルごとにカウンタ値ｅｘ_ｃｎｔ［ｘ］をカウントダウンするように構成される。いくつかの実施形態では、閾値は、待ち時間シフタ１３０内のシフタエントリの総数に従って決定される。いくつかの実施形態では、カウンタ１７０および待ち時間シフタ１３０は、発令／デコードユニット１２０が浮動小数点命令、平方根命令、浮動小数点加算減算命令、または整数除算命令などの長待ち時間命令を発令するのを支援するために使用され得る。

データキャッシュ１８０は、Ｌ１データキャッシュ、Ｌ２データキャッシュおよびＬ３データキャッシュなどの異なるキャッシュレベルを含み得、Ｌ１データキャッシュ、Ｌ２データキャッシュおよびＬ３データキャッシュのアクセス速度は異なる。L１データキャッシュのアクセス速度はＬ２データキャッシュのアクセス速度よりも速く、L２データキャッシュのアクセス速度はＬ３データキャッシュのアクセス速度よりも速い。いくつかの実施形態では、Ｌ１データキャッシュ、Ｌ２データキャッシュおよびＬ３データキャッシュの全ては、プロセッサ１００の内部に配置される。他の実施形態では、Ｌ１データキャッシュはプロセッサ１００の内部に配置され、Ｌ２データキャッシュおよびＬ３データキャッシュはプロセッサ１００の外部に配置される。いくつかの実施形態では、要求受付プロトコルは、データキャッシュ１８０と待ち時間シフタ１３０の間に実装され得る。さらに、要求受付プロトコルは、外部メモリ（たとえば、図１のメモリ２００）と待ち時間シフタ１３０の間でも実装され得る。要求受付プロトコルは、ロード命令などの未知待ち時間命令の発令を支援するために使用し得る。データキャッシュのヒット/ミスとデータバンクの競合の性質として、ロード命令の実行待ち時間は未知である。例えば、ロード命令の実行は、ロードデータの実行に必要なデータが、Ｌ２キャッシュデータまたはＬ３キャッシュデータではなくＬ１キャッシュデータにある場合、はるかに短くなる。外部メモリでデータが見つかった場合、ロード命令の実行待ち時間は長く、未知となる。

いくつかの実施形態では、レジスタファイル１４０の書き込みポートＷＲ_Ｐ１〜ＷＲ_ＰＫは、複数の共有書き込みポートおよび専用書き込みポートを含み、共有書き込みポートは全ての機能ユニットのため共有され、専用書き込みポートはロード命令などの未知待ち時間命令のために構成される。いくつかの実施形態では、プロセッサ内の待ち時間シフタ１３０の数は、レジスタファイル１４０内の共有書き込みポートの数に等しく、書き込みポートのそれぞれは待ち時間シフタの１つに関連付けられる。

図３Ａは、いくつかの実施形態に係る、待ち時間シフタ３３０ａを示す。待ち時間シフタ３３０ａは、クロックサイクルごとに方向Ｄ１にシフトするよう構成された複数のシフタエントリＥ［０］〜Ｅ［Ｎ］を含み得る。シフタエントリＥ［０］はボトムシフタエントリ（例えば最下位ビット：ＬＳＢ)と呼ばれ、シフタエントリＥ［Ｎ］はトップシフタエントリ（例えば最上位ビット：ＭＳＢ)と呼ばれる。待ち時間シフタ３３０ａは、クロックサイクルごとにボトムシフタエントリＥ［０］をシフトアウトし得る。いくつかの実施形態では、待ち時間シフタ３３０ａのシフタエントリＥ［ｘ］は、ｘ番目のクロックサイクルにおけるレジスタファイル１４０の書き込みポートの可用性を示す書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］を含む。例えば、書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が第１の所定値（例えば「１」）の場合、ｘ番目のクロックサイクルで書き込みポートが使用不可であることを示す。代わりに、書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が第２の所定値（例えば「0」）の場合、ｘ番目のクロックサイクルで書き込みポートが使用可能であることを示す。例えば、シフタエントリＥ［０］の書き戻し値ｗｂ_ｓｈｉｆｔ［０］は、レジスタファイル１４０の書き込みポートが次のクロックサイクルで使用可能であることを示す「０」である。書き戻し値ｗｂ_ｓｈｉｆｔ［５］は、レジスタファイル１４０の書き込みポートが５番目のクロックサイクルで使用不可であることを示す「１」である。

いくつかの実施形態では、発令／デコードユニット３２０は、待ち時間シフタ３３０ａのシフタエントリＥ［０］〜Ｅ［Ｎ］に格納された書き戻し値ｗｂ_ｓｈｉｆｔ［０］〜ｗｂ_ｓｈｉｆｔ［Ｎ］に基づいて、命令の発令を制御し得る。例えば、発令／デコードユニット３２０がｘクロックサイクルの実行待ち時間を有する命令を受信すると、発令／デコードユニット３２０は下記戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が「１」または「０」であるかどうかを確認し得る。書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が「０」である場合、発令／デコードユニット３２０は命令を発令し、命令の書き戻し動作はｘ番目のクロックサイクルで実行される。命令１１１が発令されると、待ち時間シフタ３３０ａの書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が「１」に設定され、ｘ番目のクロックサイクルにおける書き込みポート使用の競合が防止される。書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が「１」である場合、発令／デコードユニット３２０は命令を停止し、次のクロックサイクルまたは（ｘ＋１）番目のクロックサイクルにおける書き込みポートの可用性を確認する。発令／デコードユニット３２０は、使用可能なシフタエントリが見つかるまで、後続のクロックサイクルにおける待ち時間シフタ３３０ａの書き戻し値を介して、書き込みポートの可用性を確認し得る。このようにして、待ち時間シフタ３３０ａに格納された書き戻し値、ｗｂ_ｓｈｉｆｔ［ｘ］、を単に確認することによって、書き込みポートの競合が確認される。命令パイプラインの制御は、待ち時間シフタ３３０ａの使用により簡略化される。

図３Ｂは、いくつかの実施形態に係る、待ち時間シフタ３３０ｂを示す。図３Ａに示す待ち時間シフタ３３０ａと図３Ｂに示す待ち時間シフタ３３０ｂの違いは、待ち時間シフタ３３０ｂが待ち時間シフタ３３０ａの情報よりも多くの情報を格納することである。より具体的には、書き戻し値に加えて、待ち時間シフタ３３０ｂの各エントリは、レジスタアドレス値ｗｒ_ａｄｄｒ、機能ユニット値ｆｕｎｉｔ、および書き戻しサイズ値ｗｒ_ｓｉｚｅも含み得る。なお、命令の発令および実行に関連する他の情報または値は、待ち時間シフタ３３０ｂにも含まれ得る。

待ち時間シフタ３３０ｂの各シフタエントリにおけるレジスタアドレス値ｗｒ_ａｄｄｒ［ｘ］は、ｘ番目のクロックサイクルにおいてデータが書き込まれるレジスタのアドレスを示し得る。例えば、レジスタアドレス値ｗｒ_ａｄｄｒ［５］は、５番目のクロックサイクルにおいて結果データがレジスタｖ５に書き込まれることを示す。機能ユニット値ｆｕｎｉｔ［ｘ］は、ｘ番目のクロックサイクルで結果データを出力する機能ユニットを示す。例えば、機能ユニット値ｆｕｎｉｔ［５］は、５番目のクロックサイクルにおいてＡＬＵより結果データが出力されることを示す。書き戻しサイズ値ｗｒ_ｓｉｚｅ［ｘ］は、ｘ番目のクロックサイクルにおける結果データのサイズを示す。例えば、書き戻しサイズ値ｗｒ_ｓｉｚｅ［５］は、５番目のクロックサイクルにおいて結果データのサイズが「半分」であることを示す。

発令／デコードユニット３２０は、待ち時間シフタ３３０ｂに格納された書き戻し値ｗｂ_ｓｈｉｆｔ、レジスタアドレス値ｗｒ_ａｄｄｒ、機能ユニット値ｆｕｎｉｔ、および書き戻しサイズ値ｗｒ_ｓｉｚｅのうちの少なくとも１つに基づいて、命令の発令を制御し得る。一例としては、書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が第１の所定値である場合、発令／デコードユニット３２０は命令を停止し、次のクロックサイクルにおける書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ＋１］を確認する。書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が第２の所定値である場合、発令／デコードユニット３２０は命令を発令し得る。レジスタアドレス値ｗｒ_ａｄｄｒ［ｘ］、機能ユニット値ｆｕｎｉｔ［ｘ］、サイズ値ｗｒ_ｓｉｚｅ［ｘ］は、発令/デコードユニット３２０からバス１２３を介して実行キュー１５０へ命令が発令されたときに、ｗｂ_ｓｈｉｆｔ［ｘ］の設定とともに待ち時間シフタに書き込まれる。したがって、命令の発令および実行に必要な全ての情報は、待ち時間シフタ３３０ｂで見つけ得る。言い換えれば、機能ユニット、レジスタアドレス、および書き戻しデータサイズなどのすべての実行パイプライン制御は、待ち時間シフタ３３０ｂにあり、多くの異なる場所からの制御信号およびレジスタアドレスのルーティングは必要ない。さらに、機能ユニットモジュール（例えば、図２の機能ユニットモジュール１６０）の機能ユニットは、書き戻しレジスタを追跡する必要がない。このようにして、パイプライン実行機構が簡素化、集中化され、プロセッサの電力消費が削減される。いくつかの実施形態では、待ち時間シフタのエントリの数は、すべての命令の最大待ち時間値に設定される。

いくつかの実施形態では、図３Ａおよび図３Ｂに示される待ち時間シフタ３３０ａおよび３３０ｂは、電力消費をさらに節約するための回転バッファにより実装され得る。図３Ｃは、いくつかの実施形態に係る回転バッファ３３０ｃを示すブロック図である。回転バッファ３００ｃは、待ち時間シフタの値を格納するように構成された複数のバッファエントリＥ［０］〜Ｅ［Ｎ］を含み得る。いくつかの実施形態では、回転バッファ３００ｃは読み取りポインタＲｐｔを含み、読み取りポイントＲｐｔは格納された値が読み取られるバッファエントリのアドレスを示し得る。いくつかの実施形態では、回転バッファ３３０ｃの１つのバッファエントリがクロックサイクルごとにシフトされ、読み出しポインタＲｐｔはシフトアウトされたバッファエントリのアドレスを示すためにクロックサイクルごとに移動し得る。

全てのシフタエントリをクロックサイクルごとに新しい値で更新する必要があるため、待ち時間シフタでのシフト動作は電力を大量に消費する。回転バッファ３３０が待ち時間シフタ（例えば図３Ａおよび図３Ｂの待ち時間シフタ３３０ａおよび３３０ｂ）として使用される場合、読み取りポイントＲｐｔは、全てのクロックサイクルにおける待ち時間シフタの全てのシフタエントリを更新する必要性を防ぎ得る。その結果、回転バッファによって実装される待ち時間シフタの電力消費が削減される。

図４は、いくつかの実施形態に係る待ち時間シフタ（例えば、図２の待ち時間シフタ１３０）に基づく命令Ｉ１の発令を示すフローチャート図である。ステップＳ４１０では、ｘクロックサイクルの実行待ち時間を有する命令Ｉ１が、発令／デコードユニット（例えば図２の発令／デコードユニット１２０）に提供される。ステップＳ４２０では、発令／デコードユニットは、待ち時間シフタに格納されている書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が第１の所定値（例えば「１」）または第２の所定値（例えば「０」）であるかどうかを判定し得る。書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が第１の所定値であると判定すると、発令／デコードユニットはｘ番目のクロックサイクルにおいて命令Ｉ１の発令を停止し、次のクロックサイクルにおいて書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］を確認して命令Ｉ１を発令するか停止するかを決定する（ステップＳ４３０およびＳ４４０）。

書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が第２の所定値（例えば「０」）である場合、ステップＳ４５０で書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が第１の所定値（例えば「１」）に設定され、ステップＳ４６０で発令／デコードユニットは命令Ｉ１を発令する。換言すると、書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が第２の所定値（例えば「０」）の場合、ｘ番目のクロックサイクルにおいてレジスタファイルの書き込みポートが命令Ｉ１の書き戻し動作に使用可能であることを示す。そのため、命令Ｉ１の発令が許可され、書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が第１の所定値に設定されｘ番目のクロックサイクルにおける書き込みポートへの他の書き戻し動作との競合を防ぐ。

図５は、いくつかの実施形態に係る待ち時間シフタ（例えば、図２の待ち時間シフタ１３０）に基づくベクトル命令Ｖ１の発令を示すフローチャート図である。ベクトル命令Ｖ１は、Ｋ個のマイクロ演算を含み得、Ｋ個のマイクロ演算のそれぞれは、ｘクロックサイクルの実行待ち時間を有する。ベクトル命令Ｖ１は、ステップＳ５１０において、発令／デコードユニット（例えば、図２の発令／デコードユニット１２０）に提供される。ステップＳ５２０では、発令／デコードユニットは、待ち時間シフタの複数の連続するシフタエントリにおける書き戻し値ｗｂ_ｓｈｉｆｔ［（ｘ＋Ｋ）：ｘ］を決定することができる。書き戻し値ｗｂ_ｓｈｉｆｔ［（ｘ＋Ｋ）：ｘ］の少なくとも１つが第１の所定値（例えば「１」）であると判定すると、発令／デコードユニットは、ステップＳ５３０でベクトル命令Ｖ１の発令を停止する。ステップＳ５４０において、発令／デコードユニットは、次のクロックサイクルまでベクトル命令Ｖ１を停止し、次のクロックサイクルにおける書き戻し値ｗｂ_ｓｈｉｆｔ［（ｘ＋Ｋ）：（ｘ）］を確認して、ベクトル命令Ｖ１を発令するかどうかを決定する。いくつかの実施形態では、Ｋ個のマイクロ演算の読み取り値は、連続したサイクルではなく、ストライド値sである。この場合、書き戻し値はｗｂ_ｓｈｉｆｔ［Ｋ＊ｓ＋１、（Ｋ−１）＊ｓ＋１、（Ｋ−２）＊ｓ＋１、…、２ｓ＋１、ｓ＋１、１］である。命令は、サイクルごとに、図２のバス１５１を介して実行キュー１５０から機能ユニット１６０に送信される。

全ての書き戻し値ｗｂ_ｓｈｉｆｔ［（ｘ＋Ｋ）：ｘ］が第２の所定値（例えば「０」）である場合、ステップＳ５５０で全ての書き戻し値ｗｂ_ｓｈｉｆｔ［（ｘ＋Ｋ）：ｘ］が第１の所定値（例えば「１」）に設定され、ステップＳ５６０で発令／デコードユニットはベクトル命令Ｖ１を発令する。換言すると、全ての書き戻し値ｗｂ_ｓｈｉｆｔ［（ｘ＋Ｋ）：ｘ］が第２の所定値（例えば「０」）の場合、ｘ番目のクロックサイクルから（ｘ＋Ｋ）番目のクロックサイクルまで、レジスタファイルの書き込みポートがベクトル命令Ｖ１の書き戻し動作に使用可能であることを示す。そのため、ベクトル命令Ｖ１の発令が許可され、書き戻し値ｗｂ_ｓｈｉｆｔ［（ｘ＋ｋ）：ｘ］が第１の所定値に設定され、（ｘ＋Ｋ）番目のクロックサイクルからｘ番目のクロックサイクルまで、書き込みポートへの他の書き戻し動作を防ぐ。Ｋ＝０の場合、この図５は図４と同じであることに注意されたい。

図６は、いくつかの実施形態に係る待ち時間シフタ（例えば、図２の待ち時間シフタ１３０）に基づくＭ番目のクロックサイクルにおける命令Ｉ２の発令を示す。命令Ｉ２は、ステップＳ６１０において、発令／デコードユニット（例えば、図２の発令／デコードユニット１２０）に提供される。ステップＳ６２０では、発令／デコードユニットは、待ち時間シフタの書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ＋Ｍ］が第１の所定値（例えば「１」）または第２の所定値（例えば「０」）であるかどうかを判定し得る。書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ＋Ｍ］が第１の所定値である場合、発令／デコードユニットは命令Ｉ２の発令を１クロックサイクル停止し、次のクロックサイクルにおいて書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ＋Ｍ］を再確認する（ステップＳ６３０およびＳ６４０）。待ち時間シフタの書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ＋Ｍ］が第２の所定値（例えば「０」）である場合、ステップＳ６５０で書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ＋Ｍ］が第１の所定値（例えば「１」）に設定され、ステップＳ６６０で発令／デコードユニットは命令Ｉ２を発令する。Ｍ＝０の場合、この図６は図４と同じであることに注意されたい。

図７は、いくつかの実施形態に係る待ち時間シフタ（例えば、図２の待ち時間シフタ１３０）に基づくＭ番目のクロックサイクルにおけるベクトル命令Ｖ２の発令を示す。ベクトル命令Ｖ２は、Ｋ個のマイクロ演算を含み得、Ｋ個のマイクロ演算のそれぞれは、ｘクロックサイクルの実行待ち時間を有する。ベクトル命令Ｖ２は、ステップＳ７１０において、発令／デコードユニット（例えば、図２の発令／デコードユニット１２０）に提供される。ステップＳ７２０で、発令／デコードユニットは、待ち時間シフタの複数の連続するシフタエントリの書き戻し値ｗｂ_ｓｈｉｆｔ［（ｘ＋Ｋ＋Ｍ）：（ｘ＋Ｍ）］のいずれかが第１の所定値（例えば「１」）または第２の所定値であるかどうかを判定し得る。書き戻し値ｗｂ_ｓｈｉｆｔ［（ｘ＋Ｋ＋Ｍ）：（ｘ＋Ｍ）］の少なくとも１つが第１の所定値（例えば「１」）であると判定すると、発令／デコードユニットは、ベクトル命令Ｖ２の発令を１クロックサイクル停止し、書き戻し値ｗｂ_ｓｈｉｆｔ［（ｘ＋Ｋ＋Ｍ）：（ｘ＋Ｍ）］を確認して、ベクトル命令Ｖ２を発令するかどうかを決定する（ステップＳ７３０およびＳ７４０）。全ての書き戻し値ｗｂ_ｓｈｉｆｔ［（ｘ＋Ｋ＋Ｍ）：（ｘ＋Ｍ）］が第２の所定値（例えば「０」）であるとき、ステップＳ７５０で全ての書き戻し値ｗｂ_ｓｈｉｆｔ［（ｘ＋Ｋ＋Ｍ−１）：（ｘ＋Ｍ）］が第１の所定値（例えば「１」）に設定され、ステップＳ７６０で発令／デコードユニットはベクトル命令Ｖ２を発令する。Ｍ＝０の場合、この図７は図５と同じであることに注意されたい。

いくつかの実施形態では、待ち時間シフタ内のエントリの数は、より小さなサイズに制限される。例えば、ほとんどの命令の待ち時間は３２サイクル未満であり、一握りに満たない命令の待ち時間が３２サイクルを超えるため、待ち時間シフタには３２エントリが設定されており、長待ち時間命令を処理する機構が必要となる。長待ち時間カウンタは、長待ち時間命令に使用され、面積、電力、タイミングの点ではるかに効率的である。図８は、いくつかの実施形態に係る、待ち時間シフタ（例えば、図２の待ち時間シフタ１３０）および長待ち時間カウンタ（例えば、図２のカウンタ１７０）に基づく長待ち時間命令Ｉ３の発令を示す。長待ち時間命令Ｉ３は、浮動小数点命令、平方根命令、浮動小数点加算減算命令、および整数除算命令であり得る。

ステップＳ８１０において、ｙクロックサイクルの実行時間を有する長待ち時間命令Ｉ３は、発令／デコードユニット（例えば、図２の発令／デコードユニット１２０）に提供される。ｙの値は、待ち時間シフタ（例えば、図２の待ち時間シフタ１３０）のシフタエントリの総数であるＮよりも大きい。簡素化のため、各カウンタ１７０は、長待ち時間命令を１つしか処理できない。カウンタ１７０は、ビジー状態および使用可能状態を有し得、ビジー状態はカウンタ１７０が１つの長待ち時間命令の処理においてビジーであることを示し、利用可能な状態は、カウンタ１７０が新しい長待ち時間命令の処理に使用可能であることを示す。ステップＳ８２０では、カウンタ１７０の状態が確認される。カウンタ１７０がビジー状態である場合、発令／デコードユニットは命令Ｉ３の発令を停止し、次のクロックサイクルでカウンタ１７０の状態を再確認する（ステップＳ８３０およびＳ８４０）。カウンタ１７０が利用可能な状態にあるとき、カウンタ値ｅｘ_ｃｎｔ［ｙ］は、長待ち時間命令Ｉ３の実行待ち時間ｙに基づいて、長待ち時間カウンタ（例えば、図２のカウンタ１７０）に設定される（ステップＳ８５０）。発令／デコードユニットは、ステップＳ８６０で命令Ｉ３を発令する。いくつかの実施形態では、カウンタは、カウンタ値ｅｘ_ｃｎｔ［ｙ］がＮに達するまで、クロックサイクルごとにカウンタ値ｅｘ_ｃｎｔ［ｙ］をカウントダウンするように構成され、これは、長待ち時間命令からの結果データがＮクロックサイクルでレジスタファイル１４０に書き戻されることを意味する。長待ち時間カウンタのカウンタ値ｅｘ_ｃｎｔ［ｙ］がＮに達すると、トップの待ち時間シフタの書き戻し値ｗｂ_ｓｈｉｆｔ［Ｎ］が第１の所定値（例えば「１」）に設定される。前述のように、長待ち時間命令Ｉ３は待ち時間シフタに書き込む優先度が高いため、長待ち時間命令Ｉ３は常に競合なしに待ち時間シフタに書き込むことが可能である。

図９は、いくつかの実施形態に係る待ち時間シフタ（例えば、図２の待ち時間シフタ１３０）に基づく除算命令Ｉ４の発令を示す。除算動作の実行中に、既知の動的実行時間を有する除算命令である。換言すると、除算命令の実行時間を知るために数クロックサイクル（例えば６クロックサイクル）要する。いくつかの実施形態では、待ち時間シフタは命令発令段階中には設定されないが、実行時間が既知の場合、実行の数クロックサイクル後に設定される。

分割命令Ｉ４は、ステップＳ９１０において、発令／デコードユニット（例えば、図２の発令／デコードユニット１２０）に提供され、分割命令Ｉ４は、待ち時間シフタに書き戻し値を設定せずに実行キュー１５０に発令される（ステップＳ９２０）。命令Ｉ４は、実行のために最終的に機能ユニット１６０に発令される。機能ユニットは、ソースオペランドデータを分析して実際の待ち時間、例えば、ステップＳ９３０で機能ユニット１６０が待ち時間シフタ１３０にアクセスし、ｗｂ_ｓｈｉｆｔ［ｘ］を第１の所定値に設定する前に、競合についてｗｂ_ｓｈｉｆｔ［ｘ］の値をチェックするとき、である命令Ｉ４のｘを決定する。

将来のある時点で、機能ユニットモジュールから除算命令Ｉ４の待ち時間が既知となると、機能ユニットモジュールは待ち時間（例えば、ｘクロックサイクル）を待ち時間シフタに送る。ステップＳ９４０では、発令／デコードユニット１２０は、ｘ番目のクロックサイクルに関連付けられているシフタエントリの書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が、第１の所定値（例えば「１」）または第２の所定値（例えば「０」）であるかどうかを判定し得る。書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が第１の所定値（例えば、「１」）である場合、発令／デコードユニット１２０は、次のクロックサイクルにおけるシフタエントリの書き戻し値を確認し得る（ステップＳ９５０）。ステップＳ９５０では、機能ユニット１６０によって生成された有効な結果データがレジスタファイル１４０に書き込まれた後のサイクル数を追跡するためにサイクルカウントが使用される。命令Ｉ４の結果データは、書き込みポートが使用可能な場合にのみ、レジスタファイル１４０に書き込むことができる。除算機能ユニットは、次の除算命令により結果データが上書きされる前に、結果データをいくつかのクロックサイクル、例えばＨサイクル、の間保持できる。ステップＳ９５２において、サイクルカウントがＨと比較され、サイクルカウントがＨより大きい場合、次の除算命令は、ステップＳ９５４で機能ユニット１６０に発令される前に、実行キュー１５０内で超過サイクルの間停止されなければならない。書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が第２の所定値（例えば「０」）である場合、ステップＳ９６０で書き戻し値ｗｂ_ｓｈｉｆｔ［ｘ］が第１の所定値（例えば「１」）に設定される。このように、待ち時間シフタの書き戻し値に基づいて、機能ユニットモジュールからレジスタファイルに除算命令Ｉ４の結果データを書き込むための書き戻し動作が実行される。

図１０は、いくつかの実施形態に係る待ち時間シフタ（例えば、図２の待ち時間シフタ１３０）に基づくロード命令Ｉ５の発令を示す。データキャッシュのヒット/ミスとデータバンクの競合の性質として、ロード命令は未知の実行待ち時間を有する。要求受付プロトコルは、ロード命令の発令のために実装し得る。ロード命令のためのデータキャッシュヒットは、ロード実行ユニットが待ち時間シフタ１３０にアクセスしてｗｂ_ｓｈｉｆｔ［ｘ］を設定し、データキャッシュからデータを書き戻すための書き込みポートを要求する除算命令に類似する。

ロード命令Ｉ５は、ステップＳ１０１０およびＳ１０２０において、待ち時間シフタに書き戻し値を設定することなく提供および発令される。いくつかの実施形態では、機能ユニットモジュールのロード／格納機能ユニットは、データが見つかったときにデータキャッシュが有効なデータを示す信号を送信し、受付／応答信号により応答することでロード／格納機能ユニットがデータを受け付けることができる、受付／応答プロトコルで実装される。いくつかの実施形態では、データキャッシュが失われた場合、データは、Ｌ２データキャッシュ、Ｌ３データキャッシュまたは外部メモリなどの下位の構成要素において検索されなければならない。下位の構成要素でデータが見つかると、データキャッシュは有効データ信号をロード/格納機能ユニットに送信し得る。データキャッシュは、ロード/格納機能ユニットから受付/応答信号が受信されるまで、データを保持する。

ステップＳ１０３０において、ロード／格納機能ユニットは、有効なデータ信号（例えば、データキャッシュの有効なデータを示す信号）が受信されたかどうかを確認する。有効なデータ信号が受信されると、機能ユニットモジュールは、ｘ番目のクロックサイクルに対応する書き戻し値ｗｂ_ｓｈｉｆｔ（ｘ）が第１の所定値（例えば、「１」）であるかどうかを判定し得る。書き戻し値ｗｂ_ｓｈｉｆｔ（ｘ）が第１の所定値である場合、ロード／格納機能ユニットは、データを保持するデータキャッシュへの受付／応答信号の送信を遅らせることができる（ステップＳ１０５０）。書き戻し値ｗｂ_ｓｈｉｆｔ（ｘ）が第２の所定値（例えば「０」）である場合、ステップＳ１０７０においてロード／格納機能ユニットは受付／応答信号をデータキャッシュに送信し、ステップＳ１０８０において書き戻し値ｗｂ_ｓｈｉｆｔ（ｘ）は第１の所定値（例えば「１」）に設定される。このようにして、ロード命令Ｉ５の発令および書き戻し動作の制御は、待ち時間シフタ（例えば、図２の待ち時間シフタ１３０）の使用により単純化される。

いくつかの実施形態では、レジスタファイル（例えば、図２のレジスタファイル１４０）は、複数の共有書き込みポートおよび専用書き込みポートを含み、共有書き込みポートは全ての機能ユニットまたは機能ユニットのグループ間で共有され、専用書き込みポートは、未知の実行待ち時間のために構成される。ロード命令などの未知の命令は、専用書き込みポートを使用してレジスタファイルに書き込まれるため、パイプラインにおける競合を防止しながらパイプライン制御機構が簡素化される。

図１１は、いくつかの実施形態に係るパイプライン実行の制御方法を示す。ステップＳ１１１０において、発令される命令の第１のクロックサイクルは、命令の実行待ち時間に基づいて決定される。ステップＳ１１２０において、第１のクロックサイクルにおける書き込みポートの可用性は、待ち時間シフタの書き戻し値に基づいて決定され、書き戻し値は、待ち時間シフタの複数のシフタエントリのうちの１つのシフタエントリに含まれ、複数のシフタエントリは、クロックサイクルごとにシフトアウトされる。ステップＳ１１３０において、待ち時間シフタの書き戻し値が、第１のクロックサイクルで書き込みポートが使用可能であることを示すときに、命令はデコードされて発令される。ステップＳ１１４０において、待ち時間シフタの書き戻し値が、第１のクロックサイクルで書き込みポートが使用不可であることを示すときに、命令は停止される。

本開示のいくつかの実施形態によれば、レジスタファイル、待ち時間シフタ、デコードユニット、および複数の機能ユニットを含むプロセッサが導入される。レジスタファイルは書き込みポートを含む。待ち時間シフタは複数のシフタエントリを含み、クロックサイクルごとに複数のシフタエントリうちの１つのシフタエントリをシフトアウトするように構成される。複数のシフタエントリのそれぞれはクロックサイクルに関連付けられ、複数のシフタエントリのそれぞれは関連付けられたクロックサイクルにおける書き戻し動作に対するレジスタファイルの書き込みポートの可用性を示す書き戻し値を含む。デコードユニットは、待ち時間シフタに結合され、命令をデコードし、待ち時間シフタ書き戻し値に従って命令を発令するように構成される。複数の機能ユニットは、デコードユニットおよびレジスタファイルに結合され、デコードユニットによって発令された命令を実行し、レジスタファイルの書き込みポートへの書き戻し動作を行うように構成される。

本開示のいくつかの実施形態によれば、命令パイプラインを制御する方法が導入される。この方法は、命令の実行待ち時間時間に基づいて発令される命令の第１のクロックサイクルを判定するステップと、待ち時間シフタの書き戻し値に基づいて、第１のクロックサイクルで書き込みポートの可用性を判定するステップであり、書き戻し値は、待ち時間シフタの複数のシフタエントリうちの１つのシフタエントリに含まれ、複数のシフタエントリはクロックサイクルごとにシフトアウトするステップと、待ち時間シフタの書き戻し値が、書き込みポートが第１のクロックサイクルで使用可能であることを示す場合、命令をデコードして発令するステップと、待ち時間シフタの書き戻し値が、第１のクロックサイクルで書き込みポートが使用不可であることを示す場合に、命令を停止するステップと、を含む。

前述の内容は、当業者が以下の詳細な説明をよりよく理解できるように、いくつかの実施形態の特徴を概説する。当業者は、同じ目的を実行するため、および／または本明細書に導入された実施形態の同じ利点を達成するために、他の処理および構造を設計または修正するための基礎として本開示を容易に使用できることを理解する。当業者はまた、そのような均等の構造が本開示の趣旨および範囲から逸脱せず、本開示の趣旨および範囲から逸脱することなく本明細書の様々な変更、置換、および代替を行い得ることが理解されるべきである。

本発明は、コンピュータ処理システムの命令パイプラインに関する。

１０：コンピュータ処理システム
１００：プロセッサ
１１０：命令ユニット
１１１：命令
１２０、３２０：発令／デコードユニット
１２１：信号
１２３：バス
１３０、３３０ａ、３３０ｂ：待ち時間シフタ
１３１：信号
１４０：レジスタファイル
１５０：実行キュー
１５１：発令された命令
１６０：機能ユニットモジュール
１６１：結果データ
１７０：カウンタ
１７１：信号
１８０：データキャッシュ
２００：メモリ
３００：入力／出力（ＩＯ）インターフェース
３３０ｃ：回転バッファ
４００：周辺機器
５００：バス
Ｓ４１０、Ｓ４２０、Ｓ４３０、Ｓ４４０、Ｓ４５０、Ｓ４６０：ステップ
Ｓ５１０、Ｓ５２０、Ｓ５３０、Ｓ５４０、Ｓ５５０、Ｓ５６０：ステップ
Ｓ６１０、Ｓ６２０、Ｓ６３０、Ｓ６４０、Ｓ６５０、Ｓ６６０：ステップ
Ｓ７１０、Ｓ７２０、Ｓ７３０、Ｓ７４０、Ｓ７５０、Ｓ７６０：ステップ
Ｓ８１０、Ｓ８２０、Ｓ８３０、Ｓ８４０、Ｓ８５０、Ｓ８６０：ステップ
Ｓ９１０、Ｓ９２０、Ｓ９３０、Ｓ９４０、Ｓ９５０、Ｓ９５２，Ｓ９５４、Ｓ９６０：ステップ
Ｓ１０１０、Ｓ１０２０、Ｓ１０３０、Ｓ１０４０、Ｓ１０５０、Ｓ１０７０、Ｓ１０８０：ステップ
Ｓ１１１０、Ｓ１１２０、Ｓ１１３０、Ｓ１１４０：ステップ
Ｅ［０］、Ｅ［１］、Ｅ［Ｎ］：待ち時間シフタエントリ
Ｄ１：方向
Ｒｐｔ：読み取りポインタ
Ｙｅｓ：Ｙｅｓ
Ｎｏ：Ｎｏ
ＦＵＮＩＴ_Ａ：機能ユニットＡ
ＦＵＮＩＴ_Ｂ：機能ユニットＢ
ＦＵＮＩＴ_Ｃ：機能ユニットＣ
ＲＥＧ_１−ＲＥＧ_Ｍ：レジスタ
ＷＲ_Ｐ１−ＷＲ_ＰＫ：書き込みポート

Claims (29)

1. 書き込みポートを含むレジスタファイルと、
   複数のシフタエントリを含み、前記複数のシフタエントリのうちの１つのシフタエントリをクロックサイクルごとにシフトアウトするように構成された待ち時間シフタを含み、前記複数のシフタエントリのそれぞれはクロックサイクルに関連付けられ、前記複数のシフタエントリのそれぞれは前記クロックサイクルにおける書き戻し動作に対する前記レジスタファイルの前記書き込みポートの可用性を示す書き戻し値を含み、
   前記待ち時間シフタに結合され、命令をデコードし、前記待ち時間シフタの前記複数のシフタエントリに含まれる前記書き戻し値に基づいて前記命令を発令するように構成されるデコードユニットと、
   前記デコードユニットおよび前記レジスタファイルに結合され、前記デコードユニットによって発令された前記命令を実行し、前記レジスタファイルの前記書き込みポートへの前記書き戻し値において結果データを生成するよう構成される少なくとも１つの機能ユニットと、
   を含む、マイクロプロセッサ。
2. 前記待ち時間シフタは、クロックサイクルごとに前記待ち時間シフタのボトムシフタエントリをシフトアウトするように構成され、前記シフタのシフトアウトされた値は、前記レジスタファイルの前記書き戻し動作を制御する、請求項１に記載のマイクロプロセッサ。
3. 前記書き戻し値が第１の所定値である場合、前記レジスタファイルの前記書き込みポートは、前記クロックサイクルにおける前記書き戻し動作に対して使用不可であり、
   前記書き戻し値が第２の所定値である場合、前記レジスタファイルの前記書き込みポートは、前記クロックサイクルにおける前記書き戻し動作に対して使用可能である、
   請求項１に記載のマイクロプロセッサ。
4. 発令される第１の命令が、第１のクロックサイクルで第１の書き戻し動作を実行するように構成され、前記待ち時間シフタが前記レジスタファイルの前記書き込みポートが前記第１のクロックサイクルで使用不可であることを示す場合、前記デコードユニットは前記第１の命令の発令を停止するよう構成され、
   発令される前記第１の命令が、前記第１のクロックサイクルで前記第１の書き戻し動作を実行するように構成され、前記待ち時間シフタが前記レジスタファイルの前記書き込みポートが前記第１のクロックサイクルで使用可能であることを示す場合、前記デコードユニットは前記第１の命令を発令し、前記第１のクロックサイクルに関連付けられた前記シフタエントリの前記書き戻し値を前記第１の所定値に設定するよう構成される、
   請求項３に記載のマイクロプロセッサ。
5. 前記第１の命令の前記第１のクロックサイクルは、前記第１の命令の実行待ち時間に従って決定される、請求項４に記載のマイクロプロセッサ。
6. 前記デコードユニットが前記第１のクロックサイクルで前記第１の命令の発令を停止するように構成されている場合、前記デコードユニットは、前記第１のクロックサイクルの次の第２のクロックサイクルで前記レジスタファイルの前記書き込みポートの可用性を判定するよう構成される、
   請求項４に記載のマイクロプロセッサ。
7. 前記デコードユニットに結合され、前記デコードユニットに前記命令を提供するように構成される命令ユニットと、
   前記デコードユニットおよび少なくとも１つの機能ユニットに結合される実行キューであって、発令された命令を前記実行キューの複数のキューエントリに格納し、前記実行キューに格納された前記発令された命令を前記少なくとも１つの機能ユニットに提供するように構成される前記実行キューと、
   をさらに含む、請求項１に記載のマイクロプロセッサ。
8. 前記レジスタファイルは、複数のレジスタアドレスを有する複数のレジスタをさらに含み、
   前記待ち時間シフタの前記複数のシフタエントリのそれぞれは、
   前記命令の前記書き戻し動作のために前記複数のレジスタアドレスのうちの１つのレジスタアドレスを格納するように構成されたレジスタアドレス値と、
   前記命令を実行するための前記少なくとも１つの機能ユニットのうちの１つの機能ユニットを示すように構成された機能ユニット値と、さらに含む、
   請求項１に記載のマイクロプロセッサ。
9. 前記待ち時間シフタは、回転バッファを使用して実装され、前記回転バッファは、
   前記回転バッファから要素が読み出されるバッファアドレスを示すように構成された読み取りポインタを含む、
   請求項１に記載のマイクロプロセッサ。
10. 前記待ち時間シフタに結合され、設定可能なカウンタ値が第１の閾値に達するまで、クロックサイクルごとに前記設定可能なカウンタ値をカウントダウンするように構成された長待ち時間カウンタを含み、
    前記デコードユニットはさらに、前記長待ち時間カウンタの状態に基づいて前記命令をデコードおよび発令するように構成され、
    前記長待ち時間カウンタの前記状態がビジー状態であり、前記命令の前記実行待ち時間が第２の閾値を超える場合、前記デコードユニットは、前記命令の発令を停止するように構成され、
    前記長待ち時間カウンタの前記状態が使用可能状態であり、前記命令の前記実行待ち時間が前記第２の閾値を超える場合、前記設定可能なカウンタ値は前記命令の前記実行待ち時間に従って設定される、
    をさらに含む、請求項１に記載のマイクロプロセッサ。
11. 前記設定可能なカウンタが前記カウンタにより前記第１の閾値までカウントダウンされた場合、前記待ち時間シフタのトップシフタエントリが前記命令に設定される、
    請求項１０に記載のマイクロプロセッサ。
12. 有効なデータ信号がデータキャッシュから受信され、前記クロックサイクルの前記書き戻し値が前記クロックサイクルで前記レジスタファイルの前記書き込みポートが使用不可であることを示すかの判定に応答して、前記データキャッシュへの受付信号の送信を遅らせ、
    前記有効なデータ信号が前記データキャッシュから受信され、前記クロックサイクルの前記書き戻し値が前記クロックサイクルで前記レジスタファイルの前記書き込みポートが使用可能であることを示すかの判定に応答して、前記データキャッシュへ前記受付信号を送信するように構成されたロード／格納機能ユニットを、前記少なくとも一つの機能ユニットが含む
    請求項１に記載のマイクロプロセッサ。
13. 前記書き込みポートが、
    前記少なくとも１つの機能ユニットに共有される複数の第１の書き込みポートと、
    未知待ち時間命令専用の第２の書き込みポートと、を含む、
    請求項１記載のマイクロプロセッサ。
14. 前記待ち時間シフタは、複数の第１の待ち時間シフタを含み、前記複数の第１の待ち時間シフタのそれぞれは、前記複数の第１の書き込みポートの１つに対応する、
    請求項１３に記載のマイクロプロセッサ。
15. 前記命令は、複数のマイクロ演算を含むベクトル命令であり、
    前記ベクトル命令の前記複数のマイクロ演算は、前記複数の第１の待ち時間シフタのうちの同じ第１の待ち時間シフタに含まれる、
    請求項１４に記載のマイクロプロセッサ。
16. 前記命令は、複数のマイクロ演算を含むベクトル命令であり、
    前記マイクロ演算は、前記待ち時間シフタの連続するシフタエントリに含まれる、
    請求項１に記載のマイクロプロセッサ。
17. 発令される命令の実行待ち時間に基づいて第１のクロックサイクルを決定し、
    前記第１のクロックサイクルにおける前記書き込みポートの可用性を、待ち時間シフタの書き戻し値に基づいて決定し、前記書き戻し値は、待ち時間シフタの複数のシフタエントリのうちの１つのシフタエントリに含まれ、前記複数のシフタエントリは、クロックサイクルごとにシフトアウトされ、
    前記待ち時間シフタの前記書き戻し値が、前記第１のクロックサイクルにおいて前記書き込みポートが使用可能であることを示すときに、前記命令をデコードして発令し、
    前記待ち時間シフタの前記書き戻し値が、前記第１のクロックサイクルにおいて前記書き込みポートが使用不可であることを示すときに、前記命令を停止する、
    マイクロプロセッサのレジスタファイルの書き込みポートをスケジュールする方法。
18. 前記書き戻し値が第１の所定値である場合、前記レジスタファイルの前記書き込みポートは、前記クロックサイクルにおける前記書き戻し動作に対して使用不可であり、
    前記書き戻し値が第２の所定値である場合、前記レジスタファイルの前記書き込みポートは、前記クロックサイクルにおける前記書き戻し動作に対して使用可能である、
    請求項１７に記載の方法。
19. 前記命令がデコードされて発令されたときに、前記書き戻し値を前記第１の所定値に設定し、
    前記レジスタファイルの前記書き込みポートが、前記第１のクロックサイクルの次の第２のクロックサイクルで使用可能かどうかを判定し、
    前記待ち時間シフタの前記書き戻し値が、前記第２のクロックサイクルで前記書き込みポートが使用可能であることを示すときに、前記命令をデコードして発令する、
    ことをさらに含む、請求項１８に記載の方法。
20. 前記待ち時間シフタの前記複数のシフタエントリのそれぞれは、
    前記命令の前記書き戻し動作のために前記複数のレジスタアドレスのうちの１つのレジスタアドレスを格納するように構成されたレジスタアドレス値と、
    前記命令を実行するための前記少なくとも１つの機能ユニットのうちの１つの機能ユニットを示すように構成された機能ユニット値と、さらに含む、
    請求項１７に記載の方法。
21. 長待ち時間カウンタの状態を判定し、
    前記命令の実行待ち時間が第２の閾値を超えるかどうかを判定し、
    前記長待ち時間カウンタの前記状態がビジー状態であり、前記命令の前記実行待ち時間が前記第２の閾値を超える場合、前記命令の発令を停止し、
    前記長待ち時間カウンタの前記状態が使用可能状態であり、前記命令の前記実行待ち時間が前記第２の閾値を超える場合、前記命令の前記実行待ち時間に基づいて、前記長待ち時間カウンタの設定可能なカウンタ値を設定する、
    ことをさらに含む、請求項１７に記載の方法。
22. 前記設定可能なカウンタ値が第１の閾値に達するまで、クロックサイクルごとに前記設定可能なカウンタ値をカウントダウンし、
    前記設定可能なカウンタが前記第１の閾値までカウントダウンされたことの判定に応答して、前記命令を発令し、前記命令の前記待ち時間シフタのトップシフタエントリを設定する、
    ことをさらに含む、請求項２１に記載の方法。
23. マイクロプロセッサを含み、前記マイクロプロセッサは、
    書き込みポートを含むレジスタファイルと、
    複数のシフタエントリを含み、前記複数のシフタエントリのうちの１つのシフタエントリをクロックサイクルごとにシフトアウトするように構成された待ち時間シフタを含み、前記複数のシフタエントリのそれぞれはクロックサイクルに関連付けられ、前記複数のシフタエントリのそれぞれは前記クロックサイクルにおける書き戻し動作に対する前記レジスタファイルの前記書き込みポートの可用性を示す書き戻し値を含み、
    命令を提供するように構成された命令ユニットと、
    前記待ち時間シフタに結合され、前記命令をデコードし、前記待ち時間シフタの前記複数のシフタエントリに含まれる前記書き戻し値に基づいて前記命令を発令するように構成されるデコードユニットと、
    前記デコードユニットに結合された実行キューであって、発令された命令を前記実行キューの複数のキューエントリに格納するように構成された前記実行キューと、
    前記実行キューおよび前記レジスタファイルに結合され、前記発令された前記命令を実行し、前記レジスタファイルの前記書き込みポートへの書き戻し値において結果データを生成するよう構成される少なくとも１つの機能ユニットと、
    前記マイクロプロセッサに結合されたメインメモリと、
    前記マイクロプロセッサに結合されたバスブリッジと、
    前記バスブリッジに結合された入力／出力装置と、
    を含む、データ処理システム。
24. 前記待ち時間シフタは、クロックサイクルごとに前記待ち時間シフタのボトムシフタエントリをシフトアウトするように構成され、前記シフタのシフトアウトされた値は、前記レジスタファイルの前記書き戻し動作を制御する、請求項２３に記載のデータ処理システム。
25. 前記書き戻し値が第１の所定値である場合、前記レジスタファイルの前記書き込みポートは、前記クロックサイクルにおける前記書き戻し動作に対して使用不可であり、
    前記書き戻し値が第２の所定値である場合、前記レジスタファイルの前記書き込みポートは、前記クロックサイクルにおける前記書き戻し動作に対して使用可能である、
    請求項２３記載のデータ処理システム。
26. 発令される第１の命令が、第１のクロックサイクルにおいて第１の書き戻し動作を実行するように構成され、前記待ち時間シフタが前記レジスタファイルの前記書き込みポートが前記第１のクロックサイクルにおいて使用不可であることを示す場合、前記デコードユニットは前記第１の命令の発令を停止するよう構成され、
    発令される前記第１の命令が、前記第１のクロックサイクルにおいて前記第１の書き戻し動作を実行するように構成され、前記待ち時間シフタが前記レジスタファイルの前記書き込みポートが前記第１のクロックサイクルで使用可能であることを示す場合、前記デコードユニットは前記第１の命令を発令し、前記第１のクロックサイクルに関連付けられた前記シフタエントリの前記書き戻し値を前記第１の所定値に設定するよう構成される、
    請求項２３記載のデータ処理システム。
27. 前記第１の命令の前記第１のクロックサイクルは、前記第１の命令の実行待ち時間に従って決定される、請求項２６に記載のデータ処理システム。
28. 前記待ち時間シフタに結合され、設定可能なカウンタ値が第１の閾値に達するまで、クロックサイクルごとに前記設定可能なカウンタ値をカウントダウンするように構成された長待ち時間カウンタを含み、
    前記デコードユニットはさらに、前記長待ち時間カウンタの状態に基づいて前記命令をデコードおよび発令するように構成され、
    前記長待ち時間カウンタの前記状態がビジー状態であり、前記命令の実行待ち時間が第２の閾値を超える場合、前記デコードユニットは、前記命令の発令を停止するように構成され、
    前記長待ち時間カウンタの前記状態が使用可能状態であり、前記命令の前記実行待ち時間が前記第２の閾値を超える場合、前記設定可能なカウンタ値は前記命令の前記実行待ち時間に従って設定される、
    請求項２３記載のデータ処理システム。
29. 前記設定可能なカウンタが前記カウンタにより前記第１の閾値までカウントダウンされた場合、前記待ち時間シフタのトップシフタエントリが前記命令に設定される、
    請求項２７記載のデータ処理システム。
    

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