JPH01108632A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は複数のデータ間の関係を判定し、その結果に
従って当該データに前記関係を示す信号を付加したり、
当該データの一部又は全部を変更するなどの処理を行う
データ処理装置に関する。

〈従来の技術〉 従来、複数のデータが持つそれぞれの情報により該デー
タをそれぞれ処理しようとする場合、複数個の該入力デ
ータの内、処理に必要な順に全データ或いは特定のデー
タをラッチ等に保持し、待たせる機構が必要である。

〈発明が解決しようとする問題点〉 データを処理するために前記方式の場合、その待ち時間
が長くなると、システム全体の処理能力が制約され処理
効率が著しく低下するという問題があった。

〈問題点を解決するための手段〉 複数のデータ伝送路を伝送するデータに対して各データ
がデータ伝送路上の有限の区間に同時に存在することを
検出する手段と、前記の手段で当該各データの一部又は
全部からなりデータを識別するための識別子を抽出し各
識別子間の関係を判定する手段と、前記有限の区間に同
時に存在するデータの識別子の関係を判定し、判定結果
に従って当該各データを処理する手段を備え、前記比較
判定に要する時間がデータ伝送路上の前記各データが同
時に存在することが検知された有限の区間から前記デー
タを処理する手段まで尚該データが伝送する時間以下に
なるように前記各手段及びデータ伝送路の段数を構成配
置し、比較判定結果に基づくデータ処理をデータ伝送路
の段間遅延時間内に収める、或いは前記データ処理をデ
ータ伝送路の段間遅延時間内に収まるように機能要素に
分割しバイブライン処理する。

く作用〉 当該データは前記データ伝送路上で待たされること無く
伝送され、前記データ伝送路は該伝送路固有の伝送時間
で当該データを処理しつつ伝送はせることが出来る。又
尚該データの前記データ伝送路への投入間隔は一般に前
記各手段における処理時間より短く出来るので前記デー
タ処理を要するシステムの全処理能力を向上させること
ができる。

〈実施例〉 第１図は本発明の２並列の場合の一実施例の構成図であ
り、データ伝送路ＩＡ、ＩＢ、　データ伝送路上の有限
の区間にデータが存在することを検出する機能を持つデ
ータ検出部２Ａ、　　２Ｂ、入力サレルテータの一部又
は全部からなりデータを識別するための識別子２つを比
較しその比較結果を判定する機能を持つ比較判定部３、
入力される２つのデータを前記比較判定部３の判定結果
に従ってデータの処理を行う機能を持つデータ処理部４
Ａ。

４Ｂ、前記２つのデータ伝送路上の比較区間に同時にデ
ータが存在することを検知する機能を持つ共存検知部５
で構成されている。データ伝送路ＩＡ及びＩＢは共通り
ロックＣＫによって転送制御される複数段のシフトレジ
スタ等で構成されたデータの保持が可能な線路で、デー
タはデータ伝送路固有の速度で伝送され、データが比較
区間Ａ又はＢを通過する期間をデータ検出部２Ａ又Ｕ２
Ｂで検出し、比較に必要な当該データの一部又は全部即
ち識別子のデータを取り出し、対応するデータ検出部２
Ａ又は２Ｂで保持し、比較判定部３で比較する。データ
検出部２Ａ又Ｆ１２Ｂで検出されたデータが当該データ
伝送路の前記比較区間での滞在期間に共通な期間がある
ことを共存検知部５で検知された場合、言い換えれば同
時に前記比較区間Ａ、Ｂにデータが存在する場合、比較
判定部３の比較結果を用いてデータ処理部４で処理を行
う。

前記データの比較判定に要する時間が比較区間Ａ又はＢ
から当該データが伝送される時間に等しくなるようにデ
ータ伝送路の段数を合わせる。それゆえ、比較判定部３
の比較結果に従って′、伝送されてくるデータをデータ
伝送路の段間に設けられたデータ処理部４Ａ又は４Ｂで
処理することができる。データの処理に要する時間がデ
ータ伝送路の固有の伝送時間より短い場合は、データの
伝送を乱すこと無く当該データの処理が出来る。他方、
データ処理に要する時間がデータ伝送路の固有の伝送時
間より長い場合は、処理に要する時間をデータ伝送路の
固有時間以下に収まるように処理の機能要素を分割配置
し、パイプライン処理することによってデータの伝送を
乱すこと無く当該データの処理が出来る。

第２図は本発明による２並列の場合の他の実施例の構成
図である。第１の実施例との相違はデータ伝送路ＩＡ及
びＩＢが第３図に示すようにハンドシェイク転送制御に
従う自己同期型緩衝記憶機構で構成されている点であり
、動的且つ局所的な転送速度の揺らぎが吸収できる構成
である。本実施例ではハンドシェイク制御のため送信信
号と許可信号が伝送路の段間で送受信されるが、データ
処理装置としての機能及び動作は第１の実施例と全く同
様である。

本発明におめで３並列以上の場合は複数のデータ伝送路
の内の任意の２つのデータ伝送路の組み合せについて前
記２並列の場合と同様の処理を行うことが可能であり、
更に複数のデータ伝送路の内の３つ以上のデータ伝送路
を伝送するデータに対しても共存検知部５及び比較判定
部３で３以上のデータに対処することにより同様の方式
で当該データの処理を行うことが出来る。

第３図は第２図のデータ伝送路で用いられた伝送制御回
路の一実施例で、ハンドシェイク転送制御に従う自己同
期型緩衝記憶機構である。データ伝送路は前記自己同期
型緩衝記憶機構を複数段連続して接続して構成し、伝送
制御素子１０１は前後に接続される自己同期型緩衝記憶
機構の伝送制御素子と伝送信号及び許可信号でノ・ンド
シェイクを行い次段に接続される伝送制御素子の状態に
従ってデータラッチ制御信号１０４を生成する。バッフ
ァ１０２はデータランチ制御信号１０４でデータ５ラツ
チ１０３を動作させるだめの回路で、デークラッチ１０
３は少なくとも一つ以上のデータ保持機構で構成される
。

〈発明の効果〉 以上のように本発明を用いることにより、データの伝送
を乱すこと無く、異なるデータ伝送路を伝送されるデー
タ間の関係に基づくデータの処理を高速に行うことが出
来る。

【図面の簡単な説明】

第１図は、共通りロックによって転送制御される複数段
のシフトレジスタ等でデータ伝送路が構成された場合の
本発明の一実施例を示す構成図であり、第２図は、ハン
ドシェイク転送制御に従う自己同期型緩衝記憶機構でデ
ータ伝送路が構成された場合の本発明の一実施例を示す
構成図である。 第１図、第２図において、ＩＡ＋ＩＢはデータ伝送路、
２Ａ、２Ｂはデータ検出部、３は比較判定部、４Ａ、４
Ｂはデータ処理部、５は共存検知部である。第３図は、
第２図のデータ伝送路で用いられた伝送制御回路の一実
施例を示す構成図である。鳩、３図におりで１０１は伝
送制御素子、１０２はバッファ、１０３はデータラッチ
、１０４Ｕデータラツチ制御信号、１０５は伝送信号入
力、１０６ｔＩ′ｉ許可信号出力、１０７は伝送信号出
力、１０８は許可信号入力ある。 代理人　弁理士　杉　山　毅　至（他１名）第１図 第３図 第２図

Claims (1)

【特許請求の範囲】
1. １、複数の並列な入力ポートと、これらの入力ポートに
   続く複数のデータ伝送路を持ち、前記各データ伝送路を
   伝送されるデータに対して前記各データ伝送路上の有限
   な区間内にデータが存在することを検出するデータ検出
   部と、該データ検出部の判定結果に基づいて、任意の２
   組の前記データ伝送路上のデータ検出区間にデータが共
   存することを検知する共存検知部と、前記データ検出部
   で検出された当該データの一部又は全部からなりデータ
   を識別するための識別子を取り出し、当該識別子間の関
   係を比較判定する比較判定部と、前記比較判定部で判定
   した当該データ間の関係に従って、当該データに前記関
   係を示す信号を付加したり、当該データの一部又は全部
   を変更するなどの処理を行うデータ処理部並びに当該デ
   ータ伝送路に続く出力ポートより構成され、二つ以上の
   並列なデータの入力に対してそれぞえのデータを伝送さ
   せたまま止めること無く、複数の当該データを比較し、
   該比較判定結果により当該データを処理することを特徴
   とするデータ処理装置。