JPS63231531A - パイプライン制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 パイプライン処理装置においては、ＥＸＥＣＵＴＥ命令
の実行中にレジスタ干渉が発生した時には、レジスタバ
イパス手段でバイパスし、レジスタ干渉が発生しない時
には、バッファレジスタにデータを格納した後実行する
様にしている。このため、レジスタ干渉が発生していな
い場合の処理が遅くなっていた。本発明はレジスタ干渉
が発生した時の状態を検出し、直前の先行命令でのレジ
スタ干渉が発生した時にレジスタの読出しを行う命令を
一時的に停止する様にして従来のようなバッファレジス
タへの格納を無くしたものである。

これによって高速化のパイプライン処理が可能となる。

〔産業上の利用分野〕

本発明はパイプライン処理装置に係り、特にレジスタ干
渉時にレジスタスタックの制御を行うパイプライン制御
装置に関する。

（従　来　技　術〕 パイプライン処理を行う計算機システムでは、高速処理
が可能であるので、各方面で使用されている。

このパイプライン処理を行う計算機システムでは、各命
令を実行するときには、命令のデコードステート　（Ｄ
）、アドレス計算ステート　（Ａ）、バッファのチェッ
クステート（Ｔ）、バッファからのリードステート（Ｂ
）、演算ステート（Ｅ）、結果の書込ステート（Ｗ）の
順に処理を行っている。そして、このステートと順次１
ステ一ト単位で遅らせながら複数の命令を実行している
。複数の命令を、ステート単位で遅らせながら実行する
ことによって１命令単位で順次処理する方式より、はる
かにその処理を高速化している。

前述のパイプライン処理における命令は当然ながら順次
行われるべきものであり、直前の命令によって得られた
結果を使うこともある。このような場合のために、目的
のレジスタにデータを格納すると同時に、そのレジスタ
の内容を要求する、すなわち読出す命令に対し目的のレ
ジスタに書込むデータを直接加えるようにレジスタバイ
パスを設けたものがある。これによって、同一レジスタ
への書込と読出が同時に発生、すなわちレジスタ干渉が
発生しても、命令を正常に実行することが可能となった
。第９図はスタックバイパス３を存するレジスタの構成
図である。レジスタスタック１内の複数のレジスタ（１
−１〜１−ｎ）の１個を指定するアドレスＡＤＲがレジ
スタスタック１に加わり、これによって選択されたレジ
スタにデータが書込まれる。あるいは読出時にはこれに
よって選択されたレジスタがデータを出力する。レジス
タスタック１の出力とスタックバイパス３を介してレジ
スタスタック１の入力端子が選択回路２に加わっており
選択信号Ｓによって加わるデータの一方を選択するよう
に構成されている。

前述したようなレジスタ干渉が発生した時には選択信号
Ｓにはレジスタスタック１に加わるデータをスタックバ
イパス３を介して選択する。その他の時にはレジスタス
タック１の出力を選択する。

これによってレジスタ干渉が発生しても、レジスタスタ
ック１内の目的のレジスタにデータが書込まれるととも
に、その入力が直接選択されてレジスタスタック１の内
容として出力されるので、命令の実行を遅らせることな
くパイプライン処理を行うことができる。

〔発明が解決しようとした問題点〕

前述した様なレジスタ干渉を発生する可能性を有する命
令に例えばＥＸＥＣＵＴＥ命令がある。

このＥＸＥＣＵＴＥはオペランドで示される番地にある
命令とレジスタＤとの論理和を求めてこれを命令として
実行させる命令であり、分枝命令と同様に命令中にさら
に命令のＦＥＴＣＨ（取り出し）を必要とした。第６図
〜第８図は従来の制御方式のタイムチャート（１）〜（
３）である。

例えば３個の命令（先行命令ＳＡ、先行命令ＳＢ、ＥＸ
ＥＣＵＴＥ命令ＳＥ）をパイプライン処理し、先行命令
ＳＢステートＥによって得られた結果（レジスタａ）を
目的のレジスタに書込む時（ステートＷ）に、ＥＸＥＣ
ＵＴＥ命令ＳＥのステートＥでその結果を用いるような
場合（第６図）には、図示しないが前述第９図のレジス
タスタッタ中に結果（レジスタａの内容）を占込むと同
時に、レジスタａの内容をレジスタｂに格納する。

レジスタａからレジスタｂへのバイパスを行なわせるた
めに、５ＵＢＪＥＣＴ命令はこの時１ステート分遅（実
行するようにしている。この格納によってオペランドで
示される番地の内容が読出されてレジスタＣにフェッチ
されているので、ここでレジスタｂとレジスタＣのそれ
ぞれの論理オアを＊める。５ＵＢＪＥＣＴ命令はこの論
理オアの結果を命令として実行するので、前述のように
先行命令ＳＢ（直前命令）の結果を用いる場合には１ス
テ一ト分遅れて実行する。ＥＸＥＣＵＴＥ命令の実行に
おいては、５ＵＢＪＥＣＴ命令を実行させるために、特
定ステート分すなわち５ステート分遅らせて実行する。

前述したような方式でルジスタ干渉に対する処理を行っ
ている。

一方、第７図に示すように先行命令ＳＡ、ＳＢの結果を
用いずにＥＸＥＣＵＴＥ命令Ｓ’Ｅを実行する場合には
、レジスタスタックｄ即ち第９図のレジスタスタック１
の内容をバッファレジスタｅに一時的に格納し、その後
、レジスタｂに格納し、そして論理オアを求めて５ＵＢ
ＪＥＣＴ命令ＳＳを実行する。

さらに、第８図に示すように先行命令ＳＡの結果を用い
て、ＥＸＥＣＵＴＥ命令ＳＥが実命令Ｓ基合には、レジ
スタｄの内容ｄに先行命令ＳＡのステートＷでレジスタ
ａのデータを格納すると同時にスタックバイパスによっ
て直接バッファレジスタｅにデータを格納する。そして
、その後レジスタｂにデータを格納し、前述と同様に５
ＵＢＪＥＣＴ命令を実行する。

前述したようにＥＸＥＣＵＴＥ命令の実行においては、
第６図に示す直前の先行命令の結果を用いる時に必要と
したパイプラインホールド時間（５ズテ一ト分）に合わ
せて他の場合（第７図、第８図）も５ステ一ト分パイプ
ラインホールドを行っている。これは、１個の命令例え
ばＥＸＥＣＵＴＥ命令ＳＥの処命令Ｓ基ＳＵＢＪＥＣＴ
命令を含む）を一定とした時には有効であるが、その反
面では必要もない時に１ステ一ト分のパイプライン処理
をホールドしているため、処理に時間を要するという問
題を有していた。

本発明は上記従来の欠点に鑑み、ＥＸＥＣＵＴＥ命令等
のようなレジスタ干渉を発生する命令において、不必要
なパイプラインホールド時間を減らし、高速の処理を可
能としたパイプライン制御装置を提供することを目的と
した。

Ｃ問題点を解決するための手段〕 第１図は本発明のブロック図である。

２０は、複数の命令を保持する命令バッファ群を有し、
該バッファ群で記憶された複数の命令を“ステート単位
で順次遅らせてパイプライン処理するパイプライン処理
装置、２１は前記パイプライン処理における複数の命令
による結果がレジスタへの書込前に必要としたデータの
読出しが同時に要求されたことを検出するレジスタ干渉
検出手段、２２は前記検出手段２１によってレジスタ干
渉が検出された時に、前記複数の命令中の前記レジスタ
からデータを読出す命令の実行を一時停止する停止手段
である。

〔作　　　用〕

パイプライン処理装置では１ステ一ト単位で順次実行を
遅らせながら、複数の命令バッファに記憶された命令を
実行する。この複数の命令の同時実行において、先行命
令からのレジスタへの書込み前に現在命令からのレジス
タへの読出しが同時に発生した時には検出手段２１がそ
の同時発生を検出する。この検出結果で前記停止手段２
２はパイプライン処理装置２０における現在命令の実行
を停止する。この停止によってレジスタ干渉が発生して
も正常の処理が可能となり、さらにレジスタ干渉が発生
しない時の処理を遅らせることなく、高速の処理が可能
となる。

〔実　　施　　例〕

以下、図面を用いて本発明の詳細な説明する。

第２図は本発明の実施例のシステム構成図である。

パイプライン処理装置においては、前述したように順次
１ステ一ト単位で遅れて実行する。すなわち同一ステー
トの命令が存在しない様に処理を行う。この処理におい
て関係する命令で使用するレジスタがレジスタスタック
１である。一方、命令を実行する時に命令中の処理指示
に対応した処理を行う演算ユニット１２を有している。

この演算ユニット１２において処理する時の入力あるい
は出力（結果）を常に記憶するのが、レジスタスタック
である。尚、演算ユニット１２は演算結果レジスタ５を
有するカミ、このレジスタ５を介して処理の結果レジス
タスタック１に格納される。すなわち各命令に対する実
行においては、この演算ユニット１２が使用され、演算
ステート中で処理され演算結果レジスタ５に格納される
。尚、・図示しないが、レジスタスタック１の選択回路
の出カバ演算ユニット１２の入力部に設けられたレジス
タを介して演算ユニット１２にレジスタスタック１の内
容が加わるように構成されている。

その動作をまとめるとレジスタスタック１に読出しアド
レスが加わり、演算ユニット１２で使用する目的のレジ
スタの格納データが演算ユニット１２に加わり、この演
算ユニット１２によってレジスタの内容を処理し、演算
結果レジスタ５を介してレジスタスタック１内の目的の
レジスタ（ｌ−１〜１−ｎ）に格納する。

前述の動作をパイプライン制御するのがパイプライン制
御回路６である。このパイプライン制御回路６によって
、各ステート単位での実行が決定される。この各ステー
ト単位におけるレジスタの指定アドレスすなわち読出し
レジスタのアドレスや書込アドレスレジスタのアドレス
を記憶するのがレジスタＢＷ、ＥＷ、ＷＷ、ＢＲ，ＥＲ
である。

レジスタＢＷ、ＥＷ、ＷＷはリードステートＢ１演算ス
テートＥ、結果の書込ステートＷのレジスタ番号すなわ
ち書込レジスタアドレスを記憶するレジスタであり、各
ステート単位で実行する時のレジスタアドレスがステー
ト単位でシフトする構成となっている。

また、レジスタＢＲ，ＥＲのはり一ドステートＢ、演算
ステートＥの読出しレジスタ番号を記憶するレジスタで
あり、これも前述と同様に各ステート単位で実行する時
のレジスタアドレスがステート単位でシフトする構成と
なっている。各命令がリードステート時には、その命令
に使用するレジスタのアドレスがレジスタスタック１内
の読出しアドレス入力に加わるように、リードステート
Ｂの読出しレジスタ番号が記憶されている。このリード
ステート８時のレジスタ番号が読出しアドレスとしてレ
ジスタスタック１に加わって、演算する時の入力データ
を記憶するレジスタを指示する。

一方、書込レジスタライトステートＷ時には演算結果レ
ジスタ５の出力データを記憶するように書込レジスタ番
号（アドレス）がレジスタスタック１に加わり、目的と
したレジスタを指示する。

本発明の実施例においては、スタックバイパスを設け、
レジスタ干渉が発生した時に高速に処理を行えるように
スタックバイパスを用いる構成となっている。このレジ
スタ干渉を検出するのがスタック制御回路７である。ス
タック制御回路にはり一ドステートＢの読出しアドレス
を記憶するレジスタＢＲの出力と、ライトステートＷの
書込アドレスを記憶するレジスタＷＷの出力とが加わっ
ている、スタック制御回路７はこの２個のアドレスが一
致したか否かを検出する回路であり、検出した時には選
択回路２を制御して、レジスタスタッタの入力をスタッ
クバイパス３を介して得られたデータを選択してＥＸＥ
ＣＵＴＥＯＲ処理を行うための入力レジスタ４に出力す
る。

直前の先行命令とのレジスタ干渉が発生した時には、こ
の選択回路２の選択によって演算結果レジスタ５の内容
が直接レジスタｂ４に格納される。

尚、この時には同時に目的としたレジスタへの格納が同
時になされる。

本発明の実施例においては、オペコードレジスタＢＯＰ
に記憶されたオペコードが例えばＥＸＥＣＵＴＥ命令で
あり、さらに、直前の先行命令の結果を用いることを検
出する検出回路を有してい　　゛る。直前の先行命令と
のレジスタ干渉の場合には単にデータをスタックバイパ
ス３でバイパスするだけではその干渉を退避することは
できず、ＥＸＥＣＵＴＥ命令のＢステートからＴステー
トへ移るのを１ステートサイクル分遅らせる必要がある
（従来においては、５ＵＢＪＥＣＴ命令を遅らせている
）。これを遅らせるのが検出回路である。

検出回路８には演算ステートＥの書込アドレスを記憶す
るレジスタＥＷと読み出しレジスタのアドレスを記憶す
るＢＲさらにはオペレーションコードを記憶するオペコ
ードレジスタＢＯＰの各出力ガ加わっており検出回路は
レジスタＥＷが記憶する書込アドレスとＢＲが記憶する
リードステートＢの読出アドレスとを比較する。そして
それらがｉＪｔしていて、その時のオペレーションコー
ドがＥＸＥＣＵＴＥ命令である時には、パイプライン制
御回路６に対して一時停止信号を出力する。

パイプライン制御回路６は複数の命令をパイプラインす
るいわゆる前述した従来のパイプライン処理を行う機能
を有するものであるが、前述の検出回路より一時停止信
号が加わった時には、現在の命令すなわち先行命令の次
の命令（一時停止信号か加わった時には必ずＥＸＥＣＵ
ＴＥ命令）をを１ステ一ト分停止する。

ストレージユニット９にはＥｘＥｃｕ’ｒＥ命令に対す
る目的の命令を記憶しているがこの状態の時には図示し
ない回路によってすでに読出されていて命令バッファＣ
に記憶されている。一時的にｌステート分ＥＸＥＣＵＴ
Ｅ命令の実行が停止するので、この停止している間に、
演算ユニット１２においては先行命令を実行してその結
果を演算結果レジスタ５に記憶する。そして次のステー
トでスタックバイパスを介してその結果を選択し、レジ
スタｂ４にその結果を記憶する。一時的に実行を停止す
ることによってレジスタＥＷとレジスタＢＲの内容が一
敗すなわちレジスタ干渉を発生するので、前述のように
選択回路２でスタックバイパスを介して入力データを選
択するようにスタック制御回路は選択回路を制御する。

換言するならばレジスタ干渉が発生した時にはスタック
制御回路７によってスタックバイパス３を用いたバイパ
ス制御を行うことができる。

先行命令の時には、結果を使用する現在の命令すなわち
ＥＸＥＣＵＴＥ命令からの要求が先に発生するので、先
行命令の演算結果が終了するまでＥＸＢＣＵＴＥ命令を
停止する。これを検出するのが検出回路８である。これ
によって一時停止されさらに、この後でのレジスタ干渉
の発生でスタックバイパス３を用いるのである。

以上の動作のように、従来においては実行ハ諏ファを介
して加えるようにして、ＥＸＥＣＵＴＥ命令における誤
動作を無くしていたが、本発明においてはバッファｅを
設けていない。そして、先行命令での結果を用いてＥＸ
ＥＣＵＴＥ命令を実行するような時には現在の分を一時
停止させているので、この時以外におけるバッファｅへ
の格納が無くなり、パイプライン処理の高速化が可能と
なる。第２図の本発明の実施例はＥＸＥＣＵＴＥ命令の
場合でありレジスタ４、バッファ１０の出力はオアゲー
ト１１に加わり、このオアゲート出力が５ＵＢＪＥＣＴ
命令のコマンドとなる。

第３図〜第５図は本発明の実施例の動作を詳細に説明す
る本発明の制御方式のタイムチャー）　（１１〜（３）
である。

第３図は先行命令ＳＡ、ＳＢの結果を用いないでＥＸＥ
ＣＵＴＥ命令ＳＥを行う場合である。この時にはレジス
タスタック１内のデータがレジスタｂ４に加わり、スト
レージユニット９がレジスタＣに加わる。そしてそれら
の記憶したデータのオアを求める。ＢＸＥＣＵＴＢ命令
ＳＥのステートＥでレジスタ１内の目的のデータとスト
レージユニット９内のデータが同時にレジスタｂ４、Ｃ
に格納される。また、第４図は現在の命令すなわちＥＸ
ＥＣＵＴＥ命令ＳＥと直前の先行命令より前の命令ＳＡ
との間にレジスタ干渉が発生した場合のタイムチャート
である。先行命令ＳＡのライトステートの値でレジスタ
ｂに結果を記憶させることは１ステート遅れることで、
５ＵＢＪＥＣＴ命令ＳＳの実行前にすなわちＥＸＥＣＵ
ＴＥ命令のステートＢの時にレジスタｂにデータをスタ
ックバイパスを介して格納しているので、ＥＸＥＣＵＴ
Ｅ命令ＳＥのステートＥで同時に５ＵＢＪＥＣＴ命令Ｓ
Ｓを実行することができる。

第５図は直前の先行命令ＳＢの結果を用いてＥＸＥＣＵ
ＴＢ命令を実行する場合である。この時にはステートＢ
の直前の先行命令ではまだ演算結果が演算結果レジスタ
５に格納されていない。このためＥＸＥＣＵＴＥ命令Ｓ
Ｅを１ステ一ト分修正（ロックし）する。このロックし
によって先行命令ＳＢのライトステートＷでレジスタｂ
４にデータをスタックバイパス３を介して格納すること
ができ、その次のステートから５ＵＢＪＥＣＴ命令を実
行することができる。

以上、本発明の実施例を用いて詳細に説明したが、本発
明はＥＸＥＣＵＴＥ命令に限らず他の同様の命令に対し
ても検出回路８でその命令を検出することによって同様
に行うことができる。

〔発明の効果〕

以上述べたように本発明は先行命令の結果を用いて例え
ばＥＸＥＣＵＴＥ命令が実行するような場合に、ＥＸＥ
ＣＵＴＥ命令の実行を１ステ一ト分停止させ、その結果
を用いているので、従来のようなバッファを用いる必要
がなく、また５ＵＢＪＥＣＴ命令を常に１ステ一ト分停
止する必要がなく、本発明によれば、斉速のＥＸＥＣＵ
ＴＥ命令の実行を行うバイブライン制御装置を得ること
ができる。

【図面の簡単な説明】

第１図は本発明のブロック図、 第２図は本発明の実施例のシステム構成図、第３図は本
発明の制御方式のタイムチャート（１）、第４図は本発
明の制御方式のタイムチャート（２）、第５図は本発明
の制御方式のタイムチャート（３）、第６図は従来の制
御方式のタイムチャート（１）、第７図は従来の制御方
式のタイムチャート（２）、第８図は従来の制御方式の
タイムチャート（３）、第９図はレジスフスタック構成
図である。 ２０・・・パイプラインの処理装置、 ２１・・・検出手段、 ２２・・・停止手段。

Claims (1)

1. 【特許請求の範囲】 １）複数の命令を保持する命令バッファを有し、該命令
   バッファに記憶された複数の命令をパイプライン処理す
   るパイプライン処理装置（２０）と、同一のレジスタに
   対して、前記複数の命令による書込前に読出が発生した
   ことを検出するレジスタ干渉検出手段（２１）と、 該レジスタ干渉検出手段の検出結果が加わり、前記複数
   の命令中の前記レジスタからデータを読出す命令の実行
   を一時停止する停止手段（２２）とを具備することを特
   徴としたパイプライン制御装置。 ２）前記レジスタはレジスタバイパス手段を有し、 直前の先行命令より前の命令に対しレジスタ干渉が発生
   した時には、前記レジスタバイパスによって前記レジス
   タからの読出しを行う命令に対してデータを加えること
   を特徴とした特許請求の範囲第１項記載のパイプライン
   制御装置。