JPH0223426A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 交五立１ 本発明は情報処理装置に関し、特にパイプライン方式の
情報処理装置に関する。

良圭弦韮 従来のパイプライン方式による情報処理装置の先行制御
部で使用されるレジスタ群は、２組準備されているのが
一般的である。その１組は先行制御部で更新データが生
成される際、これを登録するために使用され、他の１組
は演算部で生成される更新データを登録するために使用
される。

先行制御部では、この２組のレジスタ群から対応する２
組のレジスタ情報を読出し、最も新しい登録情報を唯一
の情報として選択使用するようになっている。

上述した従来の方式では、レジスタ群の更新における競
合の発生は全く生じないが、ハードウェアを二重に投資
する構成となっているので、ハードウェアが増大すると
いう欠点がある。

ｉユ立亘皇 そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、レ
ジスタ群を１組設けることにより、ハードウェア量の減
少を図った情報処理装置を提供することにある。

１５しとｉ戊 本発明によれば、パイプライン方式の情報処理装置であ
って、１組のレジスタ群と、パイプライン中の複数のス
テージで生成される前記レジスタ群の更新要求の競合を
検出する競合検出手段と、競合発生時に更新待ちとなる
更新要求を一時退避する退避バッファと、後続命令で使
用するレジスタ情報が更新要求として存在するとき、前
記レジスタ群を更新することなくこのレジスタ群をバイ
パスして当該レジスタ情報を使用するよう制御する制御
手段とを含むことを特徴とする情報処理装置が得られる
。

Ｘ１贋 以下に図面を用いて本発明の詳細な説明する。

第１図は本発明の実施例のブロック図であり、レジスタ
群１は先行制御部においてアドレス生成等に使用される
専用ペースレジスタ、汎用レジスタ群寸あり、読出しは
レジスタ３．４から信号線３１．３２により独立に設定
される２続出し同時可能なものである。このレジタ群１
の書込みアドレス及びデータはレジスタ５あるいは退避
バヅファ６から信号線３４あるいは３５のいずれかによ
り与えられる。

選択回路１１は信号線３４あるいは３５を選択し、レジ
スタ群１に情報を与えるものである。このレジスタ群１
から読出されたデータは信号線３６．３７にてアドレス
アダー７の入力選択回路１４．１５に接続される。

レジスタ群１の更新要求の競合を検出する競合検出部２
１が設けられており、セレクタ１２．１３の制御をなす
制御部２２と、セレクタ１１の制御をなす制御部２３と
、セレクタ１４．１５の制御をなす制御部２４とが設け
られている。

本実施例の動作概要は次の通りである。メモリアクセス
を行う命令が取出され、解読されると、メモリアドレス
を生成するために命令に記載されているペースレジスタ
番号、インデックスレジスタ番号およびディスプレース
メントが信号線３０を介して夫々対応するレジスタ２〜
４に各々保持される。

次サイクルにおいて、信号線３１．３２に従いレジスタ
群１から読出された各々のデータは信号ｆｉ３６．３７
を介してアドレスアダー７に入力される。また、レジス
タ２のデータは信号線３３を介してアドレスアダー７に
入力される。アドレスアダー７においては、これ等の３
要素が加算されてアドレス生成が実行され、その結果は
信号線３８で出力される。

次に、命令の実行結果が確定できるレジスタ間の転送命
令時の動作について説明する。取出された命令が該命令
時、ペースレジスタ番号は信号線３０を介してレジスタ
４に設定される０次サイクルにおいて、レジスタ４の出
力は信号線３２を介してレジスタ群１から該当情報を索
引し、信号線３６を介してアドレスアダー７に入力され
る。その＃１２つの入力は無効化がはかられ、オール０
が設定される。このためアドレスアダー７の出力信号線
３８は入力信号線３６と同一値となり、更新アドレスと
共にレジスタ５に導かれる。次サイクルにおいて、レジ
スタ群１はレジスタ５に保持された更新情報に従い更新
される。

次に、メモリ上のデータをレジスタに導くロード命令の
動作について説明する９図示せぬ演算部で生成された更
新情報は信号線３９を介してレジスタ５に導かれる。次
サイクルにおいて、レジスタ群１はレジスタ５の更新情
報に従い更新されることになる。

本情報処理装置はパイプライン方式であって、先行制御
部のレジスタ群は１組であるため、更新タイミングにお
いて要求が競合することかある。

本実施例では比較的パイプラインの乱れが少ない演算部
からの更新要求を優先処理とする情報処理装置について
、その競合時の動作について説明する。

直前に先行制御部で実施した命令によりレジスタ群１が
更新される場合、信号線３８には更新要求データテが存
在する。また、同一タイミングにおいて演算部からのレ
ジスタ群１が更新される場合、信号線３９に更新要求デ
ータが存在する。

この時、制御部２３は信号線３８に更新要求デ−タが存
在することを制御部２２により信号線５１により伝達さ
れているために、本情報を信号線５２を介し競合検出部
２１に伝達する。同時に競合検出部２１は信号線３９に
より演算部により更新要求があることが伝達されるので
、レジスタの更新要求の競合を検出する。該検出信号は
信号線５３を介し制御部２２に伝達される。

この時、制御部２２は演算部の更新要求を優先すべく制
御を実施する。つまり、制御線４１により選択口ＦＩ＠
１２は信号線３９の更新要求を選択すべく作用しレジス
タ５へセットを促す、また、選択回路１３は信号線３８
の更新要求を選択すべく作用し、退避バッファ６へのセ
ットを促す。更に、制御部２２は信号線５１により制御
部２３に対してレジスタ５のデータでレジスタ群１を更
新することおよび退避バッファ６に更新要求データが退
避されたことを通知する。

次サイクルにおいて、制御部２３は制御線４２によりレ
ジスタ群１の入力選択回路１１おいて信号線３４を選択
せしめ、レジスタ５の内容で更新を促す、また、アドレ
スアダー７で便用されるレジスタ群１の情報は、信号線
３１．３２により続出アドレスが付与されデータが出力
されるが、更新要求データと同一レジスタが指定される
場合の高速化をはかるため、制御部２４には信号線３１
゜３２および３４．３５の一部（レジスタの種別および
番号）を接続し、該ステージで使用するレジスタ情報と
同一のものが存在するか否か調べ制御線４３により選択
回路１４および１５を独立に制御し、信号線３４，３５
．３６の内の１データおよび信号線３４，３５．３７の
内の１データを選択せしめ、アドレスアダー７へ入力せ
しめる。すなわち制御部２４において、該ステージで使
用されるレジスタ情報と同一のものが更新要求データと
して存在していることが検出されれば、選択回路１４゜
１５のいずれかを制御して、レジスタ５の出力３４若し
くは退避バッファ６の出力３５を、レジスタ群１を更新
するすることなくバイパスしてアドレスアダー７へ直接
供給するものである。

次サイクルにおいて、更新競合がなくなると、制御部２
３は選択回路１１において信号線３５を選択せしめ、退
避バッファ６の内容にてレジスタ群１を更新すべく作用
する。

１肌五憇遇 以上説明したように本発明よれば、１組の先行制御部専
用のレジスタ群を具備することにより、２組のレジスタ
群を具備するよりもハードウェア量が減少し、レジスタ
群の更新データが後続命令で使用される際には、レジス
タ群を更新することなく使用することが可能なため、パ
イプラインの乱れを抑止し、高速なアドレス生成が実施
できるという効果がある。

【図面の簡単な説明】

図は本発明の実施例のシステムブロック図である。 主要部分の符号の説明 １・・・・・・レジスタ群 ６・・・・・・退避バッファ ７・・・・・・アドレスアダー ２１・・・・・・競合検出部 ２２、　２３ ２４・・・・・・制御部

Claims (1)

【特許請求の範囲】
1. （１）パイプライン方式の情報処理装置であって、１組
   のレジスタ群と、パイプライン中の複数のステージで生
   成される前記レジスタ群の更新要求の競合を検出する競
   合検出手段と、競合発生時に更新待ちとなる更新要求を
   一時退避する退避バッファと、後続命令で使用するレジ
   スタ情報が更新要求として存在するとき、前記レジスタ
   群を更新することなくこのレジスタ群をバイパスして当
   該レジスタ情報を使用するよう制御する制御手段とを含
   むことを特徴とする情報処理装置。