JP3435278B2 - データ処理装置 - Google Patents
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3884—Pipelining
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- Pure & Applied Mathematics (AREA)
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- Advance Control (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、パイプライン処理
で演算を行うデータ処理装置に関する。
で演算を行うデータ処理装置に関する。
【０００２】
【従来の技術】パイプライン処理を行なうことが可能な
演算ユニットにおいて、演算器が複数であった場合は、
それぞれの演算器において実行される演算命令の演算時
間（レイテンシ）が全て同じであるか、あるいは演算器
が１つであれば、演算結果を演算結果保存用の汎用レジ
スタへ書き込む時のリソースコンフリクトは生じない。
演算ユニットにおいて、演算器が複数であった場合は、
それぞれの演算器において実行される演算命令の演算時
間（レイテンシ）が全て同じであるか、あるいは演算器
が１つであれば、演算結果を演算結果保存用の汎用レジ
スタへ書き込む時のリソースコンフリクトは生じない。
【０００３】しかし、一般的に、除算／開平（ＳＱＲ
Ｔ）などのレイテンシは他の演算のレイテンシに比べ非
常に大きい。従って、第１の命令（以降、ＭＡＣと記
す）と、第１の命令に比べより多くのレイテンシを有す
る第２の命令（以降、ＤＩＶと記す）を別々の演算器で
実行し、その結果を１つの汎用レジスタに書き込むよう
な構成であった場合は、２つの演算が同時に終了した時
に、１つの汎用レジスタへ同時に演算結果を書き込もう
とするので、書き込みのコンフリクトが生じる。
Ｔ）などのレイテンシは他の演算のレイテンシに比べ非
常に大きい。従って、第１の命令（以降、ＭＡＣと記
す）と、第１の命令に比べより多くのレイテンシを有す
る第２の命令（以降、ＤＩＶと記す）を別々の演算器で
実行し、その結果を１つの汎用レジスタに書き込むよう
な構成であった場合は、２つの演算が同時に終了した時
に、１つの汎用レジスタへ同時に演算結果を書き込もう
とするので、書き込みのコンフリクトが生じる。
【０００４】これを回避するために、（１）書き込みポ
ートを複数にする（複数命令を同時に発行できる演算ユ
ニットなど）、（２）後続命令をストールさせる、とい
った方策が採られている。
ートを複数にする（複数命令を同時に発行できる演算ユ
ニットなど）、（２）後続命令をストールさせる、とい
った方策が採られている。
【０００５】以降に、従来のデータ処理装置について、
ブロック図（図５）と、２つの演算結果を汎用レジスタ
へ書き込む時にコンフリクトが起きた例を示すパイプラ
イン図（図６）とを用いて説明し、また、その回避策に
ついて、上記（２）の方法を用いてコンフリクトを回避
した例を示すパイブライン図（図７）を用いて説明す
る。
ブロック図（図５）と、２つの演算結果を汎用レジスタ
へ書き込む時にコンフリクトが起きた例を示すパイプラ
イン図（図６）とを用いて説明し、また、その回避策に
ついて、上記（２）の方法を用いてコンフリクトを回避
した例を示すパイブライン図（図７）を用いて説明す
る。
【０００６】図５に示す従来のデータ処理装置では、演
算を行なう演算器としてＭＡＣ用演算器１０１とＤＩＶ
用演算器１０２の２種類の演算器と、さらにこれら演算
器１０１，１０２によって得られた演算結果を書き込む
ための１種類の汎用レジスタ１０３とを備えている。な
お、図中では、動作を見やすくするため、書き込み用の
汎用レジスタ１０３と読み込み用の汎用レジスタ１０３
とに書き分けているが、実際の汎用レジスタ１０３は１
種類である。
算を行なう演算器としてＭＡＣ用演算器１０１とＤＩＶ
用演算器１０２の２種類の演算器と、さらにこれら演算
器１０１，１０２によって得られた演算結果を書き込む
ための１種類の汎用レジスタ１０３とを備えている。な
お、図中では、動作を見やすくするため、書き込み用の
汎用レジスタ１０３と読み込み用の汎用レジスタ１０３
とに書き分けているが、実際の汎用レジスタ１０３は１
種類である。
【０００７】命令シーケンス１０４（命令内容について
は後述する）よりデコーダ１０５へ命令が送られると、
デコーダ１０５では、汎用レジスタ１０３に対し、演算
データを演算器１０１または１０２へ出力するためのア
ドレスを指定し、さらに演算命令がＭＡＣ用演算器１０
１とＤＩＶ用演算器１０２のどちらで実行されるものか
を判断し、演算を実行する側の演算器へ各サイクル毎に
ラッチ回路１０６を経て、各演算実行ステージ（２０
１，２０２，２０３まはた２０４，２０５）へ演算開始
命令を発行する。
は後述する）よりデコーダ１０５へ命令が送られると、
デコーダ１０５では、汎用レジスタ１０３に対し、演算
データを演算器１０１または１０２へ出力するためのア
ドレスを指定し、さらに演算命令がＭＡＣ用演算器１０
１とＤＩＶ用演算器１０２のどちらで実行されるものか
を判断し、演算を実行する側の演算器へ各サイクル毎に
ラッチ回路１０６を経て、各演算実行ステージ（２０
１，２０２，２０３まはた２０４，２０５）へ演算開始
命令を発行する。
【０００８】次に、演算開始命令が発行されると、汎用
レジスタ１０３の出力ポート１０３Ａより、演算データ
が演算器１０１または１０２へ入力され、各ステージ毎
（２０１，２０２，２０３または２０４，２０５）に所
定の演算処理が行なわれる。ＭＡＣ用演算器１０１で
は、データが入力されてから３サイクル目で演算が終了
し、その後、４サイクル目で演算結果書き込み用のセレ
クタ１０７を経由し、汎用レジスタ１０３へ演算結果の
書き込みが行なわれる。一方、ＤＩＶ用演算器１０２で
はデータが入力されてから６サイクル目で演算が終了
し、７サイクル目でＭＡＣ演算器１０１と共通のセレク
タ１０７を経由し、汎用レジスタ１０３へ演算結果の書
き込みが行なわれる。
レジスタ１０３の出力ポート１０３Ａより、演算データ
が演算器１０１または１０２へ入力され、各ステージ毎
（２０１，２０２，２０３または２０４，２０５）に所
定の演算処理が行なわれる。ＭＡＣ用演算器１０１で
は、データが入力されてから３サイクル目で演算が終了
し、その後、４サイクル目で演算結果書き込み用のセレ
クタ１０７を経由し、汎用レジスタ１０３へ演算結果の
書き込みが行なわれる。一方、ＤＩＶ用演算器１０２で
はデータが入力されてから６サイクル目で演算が終了
し、７サイクル目でＭＡＣ演算器１０１と共通のセレク
タ１０７を経由し、汎用レジスタ１０３へ演算結果の書
き込みが行なわれる。
【０００９】前記命令シーケンスとしては、「ＭＡＣ−
ａ」、「ＭＡＣ−ｂ」、「ＤＩＶ−ａ」、「ＭＡＣ−
ｃ」、「ＭＡＣ−ｄ」、「ＭＡＣ−ｅ」、「ＭＡＣ−
ｆ」、「ＤＩＶ−ｂ」，「ＭＡＣ−ｇ」、「ＭＡＣ−
ｈ」、「ＭＡＣ−ｉ」の順で構成されている。ここで、
「ＭＡＣ−ａ」，「ＭＡＣ−ｂ」，…，「ＭＡＣ−ｉ」
は、全て共通の命令であり、ＭＡＣ用演算器１０１にて
演算を実行し汎用レジスタ１０３へ書き込む命令であ
る。また、「ＤＩＶ−ａ」，「ＤＩＶ−ｂ」は、共通の
命令であり、ＤＩＶ用演算器１０２にて演算を実行し汎
用レジスタ１０３へ書き込む命令である。
ａ」、「ＭＡＣ−ｂ」、「ＤＩＶ−ａ」、「ＭＡＣ−
ｃ」、「ＭＡＣ−ｄ」、「ＭＡＣ−ｅ」、「ＭＡＣ−
ｆ」、「ＤＩＶ−ｂ」，「ＭＡＣ−ｇ」、「ＭＡＣ−
ｈ」、「ＭＡＣ−ｉ」の順で構成されている。ここで、
「ＭＡＣ−ａ」，「ＭＡＣ−ｂ」，…，「ＭＡＣ−ｉ」
は、全て共通の命令であり、ＭＡＣ用演算器１０１にて
演算を実行し汎用レジスタ１０３へ書き込む命令であ
る。また、「ＤＩＶ−ａ」，「ＤＩＶ−ｂ」は、共通の
命令であり、ＤＩＶ用演算器１０２にて演算を実行し汎
用レジスタ１０３へ書き込む命令である。
【００１０】図６のパイプライン図を用いて、図５の従
来装置において問題箇所となる演算結果の書き込み時の
コンフリクトについて述べる。
来装置において問題箇所となる演算結果の書き込み時の
コンフリクトについて述べる。
【００１１】図６中において、コンフリクトが起きてい
る部分を［４０１］及び［４０２］で示している。先に
述べたように、ＭＡＣ用演算器１０１での演算にかかる
時間は３サイクルであり、ＤＩＶ用演算器１０２での演
算にかかる時間は６サイクルである。両演算器１０１，
１０２は共に、実行ステージ（ステージＥ１（２０
１），ステージＥ２（２０２），ステージＥ３（２０
３）、ステージＥ１（２０４），ステージＥ２（２０
５））が異なる場合には、パイプライン処理による演算
命令の連続実行が可能である。
る部分を［４０１］及び［４０２］で示している。先に
述べたように、ＭＡＣ用演算器１０１での演算にかかる
時間は３サイクルであり、ＤＩＶ用演算器１０２での演
算にかかる時間は６サイクルである。両演算器１０１，
１０２は共に、実行ステージ（ステージＥ１（２０
１），ステージＥ２（２０２），ステージＥ３（２０
３）、ステージＥ１（２０４），ステージＥ２（２０
５））が異なる場合には、パイプライン処理による演算
命令の連続実行が可能である。
【００１２】従って、図６では＃４から＃７（期間Ｔ１
１）のようにＭＡＣ演算命令は順次発行され、演算処理
が実行できている。ところが、図５に示す装置のように
演算処理時間の違う２種類の演算器１０１，１０２によ
って演算を実行し、かつ演算結果を書き込む汎用レジス
タ１０３が共通のものであった場合は、図６中の［４０
１］，［４０２］のように、１つ前のサイクル（［４０
１］場合は＃９）で同時に演算が終了したとき、次のサ
イクル（［４０１］場合は＃１０）で同時に書き込もう
とするため（矢印４０３，４０４）、書き込み時にコン
フリクトが起きてしまう。
１）のようにＭＡＣ演算命令は順次発行され、演算処理
が実行できている。ところが、図５に示す装置のように
演算処理時間の違う２種類の演算器１０１，１０２によ
って演算を実行し、かつ演算結果を書き込む汎用レジス
タ１０３が共通のものであった場合は、図６中の［４０
１］，［４０２］のように、１つ前のサイクル（［４０
１］場合は＃９）で同時に演算が終了したとき、次のサ
イクル（［４０１］場合は＃１０）で同時に書き込もう
とするため（矢印４０３，４０４）、書き込み時にコン
フリクトが起きてしまう。
【００１３】そこで、図６に示す［４０１］，［４０
２］のようなコンフリクトが起きないように、前述のコ
ンフリクト回避方法（２）を用いた従来例について図７
を用いて説明する。
２］のようなコンフリクトが起きないように、前述のコ
ンフリクト回避方法（２）を用いた従来例について図７
を用いて説明する。
【００１４】２つの演算結果の書き込みステージが同じ
タイミングにならないようにするために、どちらか一方
（ここではＭＡＣ用演算器１０１の命令「ＭＡＣ−ｅ」
（５０１）の実行開始のタイミングを１サイクル（図７
中の＃７の５０２）ずらすことにより、ＭＡＣ用演算器
１０１の実行ステージは全段１サイクルずつ空き（点線
矢印５０４）、＃１０のライトバックステージ（５０
３）に１サイクル分の空きができる。
タイミングにならないようにするために、どちらか一方
（ここではＭＡＣ用演算器１０１の命令「ＭＡＣ−ｅ」
（５０１）の実行開始のタイミングを１サイクル（図７
中の＃７の５０２）ずらすことにより、ＭＡＣ用演算器
１０１の実行ステージは全段１サイクルずつ空き（点線
矢印５０４）、＃１０のライトバックステージ（５０
３）に１サイクル分の空きができる。
【００１５】従って、その空白となったライトバックス
テージ（５０３）を利用し、「ＤＩＶ−ａ」の演算結果
を書き戻すことができ、コンフリクトは回避される。図
６の［４０２］のコンフリクトについても同様の対策に
より回避できる（図７の５０５，５０６）。
テージ（５０３）を利用し、「ＤＩＶ−ａ」の演算結果
を書き戻すことができ、コンフリクトは回避される。図
６の［４０２］のコンフリクトについても同様の対策に
より回避できる（図７の５０５，５０６）。
【００１６】
【発明が解決しようとする課題】しかしながら、上記従
来のデータ処理装置のコンフリクト回避方法では、次の
ような問題点があった。
来のデータ処理装置のコンフリクト回避方法では、次の
ような問題点があった。
【００１７】前述したように、従来のデータ処理装置の
コンフリクト回避方法としては、（１）書き込みポート
を複数にする、（２）後続命令をストールさせる、とい
った方策が採られている。しかし、書き込みポートを複
数にする方法（１）では、単にポート数が増えるだけで
なく、書き込み制御なども複雑になる。また、後続命令
をストールさせる方法（２）では、演算結果を書き込む
ために１サイクル以上、命令実行を遅らせることにな
り、演算処理の動作時間が遅くなるだけでなく、データ
処理装置全体の性能も低下させてしまうことになる。
コンフリクト回避方法としては、（１）書き込みポート
を複数にする、（２）後続命令をストールさせる、とい
った方策が採られている。しかし、書き込みポートを複
数にする方法（１）では、単にポート数が増えるだけで
なく、書き込み制御なども複雑になる。また、後続命令
をストールさせる方法（２）では、演算結果を書き込む
ために１サイクル以上、命令実行を遅らせることにな
り、演算処理の動作時間が遅くなるだけでなく、データ
処理装置全体の性能も低下させてしまうことになる。
【００１８】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、書き込み制御
を複雑としないで書き込みのコンフリクトを回避するこ
とができるデータ処理装置を提供することである。その
他の目的は、ストールを持たせずに書き込みのコンフリ
クトを回避し、演算処理を迅速に行うことができるデー
タ処理装置を提供することである。さらにその他の目的
は、書き込み制御を複雑としないで且つストールを持た
せずに書き込みのコンフリクトを回避し、演算処理を迅
速に行うことができるデータ処理装置を提供することで
ある。
するためになされたもので、その目的は、書き込み制御
を複雑としないで書き込みのコンフリクトを回避するこ
とができるデータ処理装置を提供することである。その
他の目的は、ストールを持たせずに書き込みのコンフリ
クトを回避し、演算処理を迅速に行うことができるデー
タ処理装置を提供することである。さらにその他の目的
は、書き込み制御を複雑としないで且つストールを持た
せずに書き込みのコンフリクトを回避し、演算処理を迅
速に行うことができるデータ処理装置を提供することで
ある。
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【課題を解決するための手段】請求項１の発明の特徴
は、演算データを格納する汎用レジスタ部と、前記汎用
レジスタ部より読み出されたデータを用いて第１の所定
の演算を行い、その演算結果を前記汎用レジスタ部へ所
定のサイクル後出力する第１の演算部と、前記汎用レジ
スタ部より読み出されたデータを用いて第２の所定の演
算を行い、その演算結果を前記第１の演算部より長いサ
イクル後出力する第２の演算部と、前記第２の演算部よ
り出力された演算結果を一時保存する一時保存レジスタ
とを備え、前記第２の演算器に発行された先行する第１
の命令による前記一時保持レジスタ中の演算結果は、該
第２の演算器に対する次の第２の命令によって、前記汎
用レジスタ部に書き込むことにある。
は、演算データを格納する汎用レジスタ部と、前記汎用
レジスタ部より読み出されたデータを用いて第１の所定
の演算を行い、その演算結果を前記汎用レジスタ部へ所
定のサイクル後出力する第１の演算部と、前記汎用レジ
スタ部より読み出されたデータを用いて第２の所定の演
算を行い、その演算結果を前記第１の演算部より長いサ
イクル後出力する第２の演算部と、前記第２の演算部よ
り出力された演算結果を一時保存する一時保存レジスタ
とを備え、前記第２の演算器に発行された先行する第１
の命令による前記一時保持レジスタ中の演算結果は、該
第２の演算器に対する次の第２の命令によって、前記汎
用レジスタ部に書き込むことにある。
【００２４】
【００２５】請求項２の発明の特徴は、請求項１の発明
において、前記第２の演算部での演算実行開始から、前
記一時保存レジスタに書き込まれている該演算実行直前
の演算結果を前記汎用レジスタへ書き込むまでのサイク
ル数を、前記第１の演算部において演算実行開始からそ
の演算結果を前記汎用レジスタに書き込むまでのサイク
ル数と同じにしたことにある。
において、前記第２の演算部での演算実行開始から、前
記一時保存レジスタに書き込まれている該演算実行直前
の演算結果を前記汎用レジスタへ書き込むまでのサイク
ル数を、前記第１の演算部において演算実行開始からそ
の演算結果を前記汎用レジスタに書き込むまでのサイク
ル数と同じにしたことにある。
【００２６】この請求項２の発明によれば、第１の演算
部と第２の演算部が同時に実行を開始しない場合に、第
１の演算部及び一時保存レジスタから汎用レジスタへの
書き込み時にコンフリクトが生じない。
部と第２の演算部が同時に実行を開始しない場合に、第
１の演算部及び一時保存レジスタから汎用レジスタへの
書き込み時にコンフリクトが生じない。
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】請求項３の発明の特徴は、演算データを格
納する汎用レジスタ部と、前記汎用レジスタ部より読み
出されたデータを用いて第１の所定の演算を行い、その
演算結果を前記汎用レジスタ部へ第１の所定のサイクル
後出力する第１の演算部と、前記汎用レジスタ部より読
み出されたデータを用いて第２の所定の演算を行い、そ
の演算結果を第２の所定のサイクル後出力する第２の演
算部と、前記汎用レジスタ部より読み出されたデータを
用いて第３の所定の演算を行い、その演算結果を第３の
所定のサイクル後出力する第３の演算部と、前記第２の
演算部より出力された演算結果を一時保存する第１の一
時保存レジスタと、前記第３の演算部より出力された演
算結果を一時保存する第２の一時保存レジスタとを備
え、前記第２または第３の演算器に発行された先行する
第１の命令による前記第１または第２の一時保持レジス
タ中の演算結果は、該第２または第３の演算器に対する
次の第２の命令によって、前記汎用レジスタ部に書き込
むことを特徴とするデータ処理装置。
納する汎用レジスタ部と、前記汎用レジスタ部より読み
出されたデータを用いて第１の所定の演算を行い、その
演算結果を前記汎用レジスタ部へ第１の所定のサイクル
後出力する第１の演算部と、前記汎用レジスタ部より読
み出されたデータを用いて第２の所定の演算を行い、そ
の演算結果を第２の所定のサイクル後出力する第２の演
算部と、前記汎用レジスタ部より読み出されたデータを
用いて第３の所定の演算を行い、その演算結果を第３の
所定のサイクル後出力する第３の演算部と、前記第２の
演算部より出力された演算結果を一時保存する第１の一
時保存レジスタと、前記第３の演算部より出力された演
算結果を一時保存する第２の一時保存レジスタとを備
え、前記第２または第３の演算器に発行された先行する
第１の命令による前記第１または第２の一時保持レジス
タ中の演算結果は、該第２または第３の演算器に対する
次の第２の命令によって、前記汎用レジスタ部に書き込
むことを特徴とするデータ処理装置。
【００３２】この請求項３の発明によれば、演算部が３
個以上ある場合にも的確に対応することことができる。
個以上ある場合にも的確に対応することことができる。
【００３３】請求項４の発明の特徴は、演算データを格
納する汎用レジスタ部と、前記汎用レジスタより読み出
されたデータを用い第１の所定の演算を行い、その演算
結果を前記演算データとして前記汎用レジスタ部へ所定
のサイクルで出力する第１の演算部と、前記汎用レジス
タより読み出されたデータを用い第２の所定の演算を行
い、その演算結果を前記演算データとして前記汎用レジ
スタ部へ前記第１の演算部より長いサイクルで出力する
第２の演算部とを有し、前記第１と第２の演算部の演算
実行開始サイクルが異なるデータ処理装置において、前
記第２の演算部の演算結果を一時保存するための一時保
存レジスタを設け、前記一時保存レジスタに書き込まれ
た演算結果は、前記第２の演算部に対して次の演算命令
が発行されたときから、前記第１の演算部と同じ前記汎
用レジスタへの書き込みタイミングを経て、前記汎用レ
ジスタに書き込むことにある。
納する汎用レジスタ部と、前記汎用レジスタより読み出
されたデータを用い第１の所定の演算を行い、その演算
結果を前記演算データとして前記汎用レジスタ部へ所定
のサイクルで出力する第１の演算部と、前記汎用レジス
タより読み出されたデータを用い第２の所定の演算を行
い、その演算結果を前記演算データとして前記汎用レジ
スタ部へ前記第１の演算部より長いサイクルで出力する
第２の演算部とを有し、前記第１と第２の演算部の演算
実行開始サイクルが異なるデータ処理装置において、前
記第２の演算部の演算結果を一時保存するための一時保
存レジスタを設け、前記一時保存レジスタに書き込まれ
た演算結果は、前記第２の演算部に対して次の演算命令
が発行されたときから、前記第１の演算部と同じ前記汎
用レジスタへの書き込みタイミングを経て、前記汎用レ
ジスタに書き込むことにある。
【００３４】この請求項４の発明によれば、第１の演算
部において演算を実行する命令（第１の命令）と第２の
演算部において演算を実行する命令（第１の命令と演算
時間が異なる第２の命令）との書き込みタイミングを同
じサイクルに合わせることができる。従って、第１と第
２の演算部の書き込みのコンフリクトは発生しなくな
り、しかも従来のような余計なストールが不要となる。
部において演算を実行する命令（第１の命令）と第２の
演算部において演算を実行する命令（第１の命令と演算
時間が異なる第２の命令）との書き込みタイミングを同
じサイクルに合わせることができる。従って、第１と第
２の演算部の書き込みのコンフリクトは発生しなくな
り、しかも従来のような余計なストールが不要となる。
【００３５】請求項５の発明の特徴は、請求項４の発明
において、前記一時保存レジスタに書き込まれる前記第
２の演算部の演算結果は、該第２の演算部に対する１つ
前の演算命令の実行によって得られたデータであり、前
記第２の演算部に対する演算命令の発行に基づいて生成
される空白サイクルで前記一時保存レジスタ中のデータ
を前記汎用レジスタに書き込み、前記第２の演算部の次
の演算を開始することにある。
において、前記一時保存レジスタに書き込まれる前記第
２の演算部の演算結果は、該第２の演算部に対する１つ
前の演算命令の実行によって得られたデータであり、前
記第２の演算部に対する演算命令の発行に基づいて生成
される空白サイクルで前記一時保存レジスタ中のデータ
を前記汎用レジスタに書き込み、前記第２の演算部の次
の演算を開始することにある。
【００３６】この請求項５の発明によれば、例えば、演
算実行から汎用レジスタへ書き込むまでを１命令で行っ
ていた命令を、演算実行用の命令と、汎用レジスタへの
書き込み用の命令との２つに分け、さらにこの２つの命
令を組み合わせて１つの命令を構成し、この命令を実行
することにより、一時保存レジスタ中の第２の演算部の
既存の演算結果を空白サイクルで汎用レジスタに書き込
むと共に、第２の演算部の次の演算を開始する。
算実行から汎用レジスタへ書き込むまでを１命令で行っ
ていた命令を、演算実行用の命令と、汎用レジスタへの
書き込み用の命令との２つに分け、さらにこの２つの命
令を組み合わせて１つの命令を構成し、この命令を実行
することにより、一時保存レジスタ中の第２の演算部の
既存の演算結果を空白サイクルで汎用レジスタに書き込
むと共に、第２の演算部の次の演算を開始する。
【００３７】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
るデータ処理装置の構成を示すブロック図である。
基づいて説明する。図１は、本発明の第１実施形態に係
るデータ処理装置の構成を示すブロック図である。
【００３８】本実施形態のデータ処理装置は、命令（命
令内容については後述する）を出力する命令シーケンス
１を有し、その出力側には、命令シーケンス１からの命
令を解読して各種制御信号Ｓ１を出力するデコーダ２が
接続されている。デコーダ２の出力側には、演算データ
を格納する１種類の汎用レジスタ３が接続されると共
に、各サイクル毎に設けられた複数のラッチ回路（Ｌ）
４が接続されている。なお、図中では、動作を見やすく
するため、書き込み用の汎用レジスタ３と読み込み用の
汎用レジスタ３とに書き分けているが、実際の汎用レジ
スタ３は１種類である。
令内容については後述する）を出力する命令シーケンス
１を有し、その出力側には、命令シーケンス１からの命
令を解読して各種制御信号Ｓ１を出力するデコーダ２が
接続されている。デコーダ２の出力側には、演算データ
を格納する１種類の汎用レジスタ３が接続されると共
に、各サイクル毎に設けられた複数のラッチ回路（Ｌ）
４が接続されている。なお、図中では、動作を見やすく
するため、書き込み用の汎用レジスタ３と読み込み用の
汎用レジスタ３とに書き分けているが、実際の汎用レジ
スタ３は１種類である。
【００３９】また、汎用レジスタ３の出力ポート３Ａに
は、ＭＡＣ用演算器５（第１の演算部）とＤＩＶ用演算
器６（第２の演算部）の２種類の演算器が接続されてい
る。ＭＡＣ用演算器５は、汎用レジスタ３より読み出さ
れたデータを用いステージＥ１（５ａ）、ステージＥ２
（５ｂ）及びステージＥ３（５ｃ）の順で（各１サイク
ル）所定の演算を行い、その演算結果を３サイクルでセ
レクタ７の一方側に出力する。一方、ＤＩＶ用演算器６
は、汎用レジスタ３より読み出されたデータを用い、ス
テージＥ１（６ａ：５サイクル）及びステージＥ２（６
ｂ：１サイクル）の順で除算等を行い、その演算結果を
６サイクルで一時保存レジスタ（ＱＵＯ）８へ出力す
る。そして、一時保存レジスタ８の出力側には、セレク
タ７の他方入力側が接続され、セレクタ７の出力側が前
記汎用レジスタ３に接続されている。
は、ＭＡＣ用演算器５（第１の演算部）とＤＩＶ用演算
器６（第２の演算部）の２種類の演算器が接続されてい
る。ＭＡＣ用演算器５は、汎用レジスタ３より読み出さ
れたデータを用いステージＥ１（５ａ）、ステージＥ２
（５ｂ）及びステージＥ３（５ｃ）の順で（各１サイク
ル）所定の演算を行い、その演算結果を３サイクルでセ
レクタ７の一方側に出力する。一方、ＤＩＶ用演算器６
は、汎用レジスタ３より読み出されたデータを用い、ス
テージＥ１（６ａ：５サイクル）及びステージＥ２（６
ｂ：１サイクル）の順で除算等を行い、その演算結果を
６サイクルで一時保存レジスタ（ＱＵＯ）８へ出力す
る。そして、一時保存レジスタ８の出力側には、セレク
タ７の他方入力側が接続され、セレクタ７の出力側が前
記汎用レジスタ３に接続されている。
【００４０】ここで、一時保存レジスタ８は、本発明の
特徴の一部を成し、前記ＤＩＶ用演算器６の演算結果を
一時保存するためのレジスタであり、ラッチ回路４から
の制御信号Ｓ２により動作が制御され、次のＤ１Ｖ演算
が実行されて演算結果が上書きされるまで前の演算結果
を保存することができる。後に詳述するようにＭＡＣ用
演算器５の汎用レジスタ３に対する書き込みタイミング
と同一タイミングで、一時保存レジスタ８中のデータが
汎用レジスタ３に書き込まれるようになっている。
特徴の一部を成し、前記ＤＩＶ用演算器６の演算結果を
一時保存するためのレジスタであり、ラッチ回路４から
の制御信号Ｓ２により動作が制御され、次のＤ１Ｖ演算
が実行されて演算結果が上書きされるまで前の演算結果
を保存することができる。後に詳述するようにＭＡＣ用
演算器５の汎用レジスタ３に対する書き込みタイミング
と同一タイミングで、一時保存レジスタ８中のデータが
汎用レジスタ３に書き込まれるようになっている。
【００４１】また、命令シーケンス１の内容としては、
「ＭＡＣ−ａ」、「ＭＡＣ−ｂ」、「ＤＩＶ−ａ」、
「ＭＡＣ−ｃ」、「ＭＡＣ−ｄ」、「ＭＡＣ−ｅ」、
「ＭＡＣ−ｆ」、「ＤＩＶ−ｂ」，「ＭＡＣ−ｇ」、
「ＭＡＣ−ｈ」、「ＭＡＣ−ｉ」、「ＤＩＶ−ｃ」の順
で構成されている。ここで、「ＭＡＣ−ａ」，「ＭＡＣ
−ｂ」，…，「ＭＡＣ−ｉ」は、全て共通の命令であ
り、ＭＡＣ用演算器５にて演算を実行し汎用レジスタ３
へ書き込む命令である。また、「ＤＩＶ−ａ」はＤＩＶ
用演算器６を用いて演算を実行する命令であり、「ＤＩ
Ｖ−ｂ」は一時保存レジスタ８に保存された演算結果を
汎用レジスタ３へ書き込むと共に、次のＤＩＶ演算を開
始する命令である。さらに、「ＤＩＶ−ｃ」は一時保存
レジスタ８に保存された演算結果を汎用レジスタ３へ書
き込むだけの命令である。
「ＭＡＣ−ａ」、「ＭＡＣ−ｂ」、「ＤＩＶ−ａ」、
「ＭＡＣ−ｃ」、「ＭＡＣ−ｄ」、「ＭＡＣ−ｅ」、
「ＭＡＣ−ｆ」、「ＤＩＶ−ｂ」，「ＭＡＣ−ｇ」、
「ＭＡＣ−ｈ」、「ＭＡＣ−ｉ」、「ＤＩＶ−ｃ」の順
で構成されている。ここで、「ＭＡＣ−ａ」，「ＭＡＣ
−ｂ」，…，「ＭＡＣ−ｉ」は、全て共通の命令であ
り、ＭＡＣ用演算器５にて演算を実行し汎用レジスタ３
へ書き込む命令である。また、「ＤＩＶ−ａ」はＤＩＶ
用演算器６を用いて演算を実行する命令であり、「ＤＩ
Ｖ−ｂ」は一時保存レジスタ８に保存された演算結果を
汎用レジスタ３へ書き込むと共に、次のＤＩＶ演算を開
始する命令である。さらに、「ＤＩＶ−ｃ」は一時保存
レジスタ８に保存された演算結果を汎用レジスタ３へ書
き込むだけの命令である。
【００４２】上記命令シーケンス１中の「ＤＩＶ−ｂ」
が本発明の特徴を成す演算命令であるが、この命令を実
行するに際し、ＤＩＶ演算器６側の演算結果を一時的に
保存する前記一時保存レジスタ８が必要となり、該一時
保存レジスタ８を制御するための制御信号Ｓ２が必要と
なる。
が本発明の特徴を成す演算命令であるが、この命令を実
行するに際し、ＤＩＶ演算器６側の演算結果を一時的に
保存する前記一時保存レジスタ８が必要となり、該一時
保存レジスタ８を制御するための制御信号Ｓ２が必要と
なる。
【００４３】次に、以上のように構成されるデータ処理
装置の動作を説明する。
装置の動作を説明する。
【００４４】命令シーケンス１よりデコーダ２へ命令が
送られると、デコーダ２では、汎用レジスタ３に対し、
演算データを演算器へ出力するためのアドレスを指定
し、さらに演算命令がＭＡＣ用演算器５とＤＩＶ用演算
器６のどちらで実行されるものかを判断し、演算を実行
する側の演算器へ各サイクル毎にラッチ回路４を経て、
各演算実行ステージ（５ａ，５ｂ，５ｃまたは６ａ，６
ｂ）へ演算開始命令を発行する。
送られると、デコーダ２では、汎用レジスタ３に対し、
演算データを演算器へ出力するためのアドレスを指定
し、さらに演算命令がＭＡＣ用演算器５とＤＩＶ用演算
器６のどちらで実行されるものかを判断し、演算を実行
する側の演算器へ各サイクル毎にラッチ回路４を経て、
各演算実行ステージ（５ａ，５ｂ，５ｃまたは６ａ，６
ｂ）へ演算開始命令を発行する。
【００４５】そして、演算開始命令が発行されると、汎
用レジスタ３の出力ポート３Ａより、演算データが演算
器へ入力され、各ステージ毎（５ａ，５ｂ，５ｃまたは
６ａ，６ｂ）に所定の演算処理が行なわれる。ＭＡＣ用
演算器５では、データが入力されてから３サイクル目で
演算が終了し、その後、４サイクル目で演算結果書き込
み用のセレクタ７を経由し、汎用レジスタ３へ演算結果
の書き込みが行なわれる。
用レジスタ３の出力ポート３Ａより、演算データが演算
器へ入力され、各ステージ毎（５ａ，５ｂ，５ｃまたは
６ａ，６ｂ）に所定の演算処理が行なわれる。ＭＡＣ用
演算器５では、データが入力されてから３サイクル目で
演算が終了し、その後、４サイクル目で演算結果書き込
み用のセレクタ７を経由し、汎用レジスタ３へ演算結果
の書き込みが行なわれる。
【００４６】一方、ＤＩＶ用演算器６ではデータが入力
されてから６サイクル目で演算が終了し、７サイクル目
でＤＩＶ演算器６の演算結果を一時保存レジスタ８に書
き込む。この一時保存レジスタ８に書き込まれた演算結
果は、次のＤＩＶ演算命令が発行された時に、ＭＡＣ用
演算器５を実行した時と同じ汎用レジスタ３への書き込
みタイミングで、セレクタ７を経由して汎用レジスタ３
へ書き込まれる。なお、演算命令は、演算器が違うもの
に対して２つ以上同時に発行されないものである。
されてから６サイクル目で演算が終了し、７サイクル目
でＤＩＶ演算器６の演算結果を一時保存レジスタ８に書
き込む。この一時保存レジスタ８に書き込まれた演算結
果は、次のＤＩＶ演算命令が発行された時に、ＭＡＣ用
演算器５を実行した時と同じ汎用レジスタ３への書き込
みタイミングで、セレクタ７を経由して汎用レジスタ３
へ書き込まれる。なお、演算命令は、演算器が違うもの
に対して２つ以上同時に発行されないものである。
【００４７】図２は、図１に示す装置の命令実行のパイ
プラインを示す図である。
プラインを示す図である。
【００４８】デコーダ２で「ＭＡＣ−ａ」，「ＭＡＣ−
ｂ」が順次発行されると（サイクル＃１，＃２）、ＭＡ
Ｃ用演算器５において、ステージＥ１（５ａ）、ステー
ジＥ２（５ｂ）、ステージＥ２（５ｃ）の順で３サイク
ルの演算が行なわれる。その演算結果は、セレクタ７を
経て、演算開始から４サイクル目（＃５）に汎用レジス
タ３へ書き込まれる（ライトバックステージ１１）。こ
の演算命令はパイプライン化されており、これを図２の
パイプラインで表わすと、＃１から＃６のサイクル期間
Ｔ１で示すように実行される。
ｂ」が順次発行されると（サイクル＃１，＃２）、ＭＡ
Ｃ用演算器５において、ステージＥ１（５ａ）、ステー
ジＥ２（５ｂ）、ステージＥ２（５ｃ）の順で３サイク
ルの演算が行なわれる。その演算結果は、セレクタ７を
経て、演算開始から４サイクル目（＃５）に汎用レジス
タ３へ書き込まれる（ライトバックステージ１１）。こ
の演算命令はパイプライン化されており、これを図２の
パイプラインで表わすと、＃１から＃６のサイクル期間
Ｔ１で示すように実行される。
【００４９】一方、ＤＩＶ演算は、デコーダ２に「ＤＩ
Ｖ−ａ」命令（１３）が入力されると、この「ＤＩＶ−
ａ」命令は、ＤＩＶ演算器６のステージＥ１（６ａ）に
おいて演算を実行する（１２）。なお、このときは「Ｄ
ＩＶ−ａ」以前にＤＩＶ演算が行なわれていないため、
一時保存レジスタ８から汎用レジスタ３への演算結果書
き込み命令は不要である。また、ＤＩＶ演算命令（１
３）が発行されると、ＭＡＣ用演算器５では各ステージ
Ｅ１〜Ｅ３に１サイクル分の演算動作が行なわれない空
白（１４）が生じ、その結果、ライトバックのステージ
についても１サイクルの空白（１５）が生ずる。
Ｖ−ａ」命令（１３）が入力されると、この「ＤＩＶ−
ａ」命令は、ＤＩＶ演算器６のステージＥ１（６ａ）に
おいて演算を実行する（１２）。なお、このときは「Ｄ
ＩＶ−ａ」以前にＤＩＶ演算が行なわれていないため、
一時保存レジスタ８から汎用レジスタ３への演算結果書
き込み命令は不要である。また、ＤＩＶ演算命令（１
３）が発行されると、ＭＡＣ用演算器５では各ステージ
Ｅ１〜Ｅ３に１サイクル分の演算動作が行なわれない空
白（１４）が生じ、その結果、ライトバックのステージ
についても１サイクルの空白（１５）が生ずる。
【００５０】ＤＩＶ用演算器６のステージＥ１（６ａ）
での演算実行時間Ｔ２は５サイクルであり、続いてステ
ージＥ２（６ｂ）へ実行ステージが移る（１６）。すな
わち、デコード２に「ＤＩＶ−ｂ」が発行されると（＃
８）、次のサイクル（＃９）で「ＤＩＶ−ａ」がステー
ジＥ２（６ｂ）へ移り（１６）、演算が終了すると、一
時保存レジスタ８への書き込みが行なわれ、その結果は
次の演算結果が書き込まれるまで保存される（１７）。
での演算実行時間Ｔ２は５サイクルであり、続いてステ
ージＥ２（６ｂ）へ実行ステージが移る（１６）。すな
わち、デコード２に「ＤＩＶ−ｂ」が発行されると（＃
８）、次のサイクル（＃９）で「ＤＩＶ−ａ」がステー
ジＥ２（６ｂ）へ移り（１６）、演算が終了すると、一
時保存レジスタ８への書き込みが行なわれ、その結果は
次の演算結果が書き込まれるまで保存される（１７）。
【００５１】次の「ＤＩＶ−ｂ」は、「ＤＩＶ−ａ」の
演算ステージがステージＥ２（６ｂ）へ移ると実行開始
可能となり、従って、「ＤＩＶ−ｂ」の実行については
「ＤＩＶ−ａ」との空白なしに演算が開始できる（１
８）。また、「ＤＩＶ−ｂ」命令（１９）は、「ＤＩＶ
−ａ」（１３）の演算結果を一時保存レジスタ８より汎
用レジスタ３へ書き込む（２０）と共に（実際に汎用レ
ジスタ３へ書き込まれるのは命令開始後４サイクル目
（＃１２））、「ＤＩＶ−ｂ」の演算を開始する（２
１）ことが可能な命令である。この命令の実行により
「ＤＩＶ−ａ」の演算結果を一時保存レジスタ８ヘ一時
的に保存することで、その演算結果をＭＡＣ演算と同様
に４サイクル目に汎用レジスタ３に書き込むことができ
る。
演算ステージがステージＥ２（６ｂ）へ移ると実行開始
可能となり、従って、「ＤＩＶ−ｂ」の実行については
「ＤＩＶ−ａ」との空白なしに演算が開始できる（１
８）。また、「ＤＩＶ−ｂ」命令（１９）は、「ＤＩＶ
−ａ」（１３）の演算結果を一時保存レジスタ８より汎
用レジスタ３へ書き込む（２０）と共に（実際に汎用レ
ジスタ３へ書き込まれるのは命令開始後４サイクル目
（＃１２））、「ＤＩＶ−ｂ」の演算を開始する（２
１）ことが可能な命令である。この命令の実行により
「ＤＩＶ−ａ」の演算結果を一時保存レジスタ８ヘ一時
的に保存することで、その演算結果をＭＡＣ演算と同様
に４サイクル目に汎用レジスタ３に書き込むことができ
る。
【００５２】最後に、全てのＤＩＶ演算が終了したとこ
ろで、一時保存レジスタ８に格納されている演算結果を
「ＤＩＶ−ｃ」命令（２３）にて汎用レジスタ３へ書き
込み（２４）、ＤＩＶ演算は全て終了となる。
ろで、一時保存レジスタ８に格納されている演算結果を
「ＤＩＶ−ｃ」命令（２３）にて汎用レジスタ３へ書き
込み（２４）、ＤＩＶ演算は全て終了となる。
【００５３】このように、本実施形態では、従来ならば
空白のままになっていたライトバックステージ（２２）
を利用し、「ＤＩＶ−ａ」（１３）にて得られ一時保存
レジスタ８に一時保存していた演算結果を、汎用レジス
タ３へ書き込み（２２）、同時に次の演算を開始（１
８）できるため、余計なストールなどが必要なくなる。
空白のままになっていたライトバックステージ（２２）
を利用し、「ＤＩＶ−ａ」（１３）にて得られ一時保存
レジスタ８に一時保存していた演算結果を、汎用レジス
タ３へ書き込み（２２）、同時に次の演算を開始（１
８）できるため、余計なストールなどが必要なくなる。
【００５４】図３は、本発明の第２実施形態に係るデー
タ処理装置の構成を示すブロック図であり、図１と共通
する要素には同一の符号が付されている。
タ処理装置の構成を示すブロック図であり、図１と共通
する要素には同一の符号が付されている。
【００５５】本実施形態では、演算実行時間の異なる３
種類の演算器で構成したものである。すなわち、図１に
示すＭＡＣ用演算器５及びＤＩＶ用演算器６に加え、Ｍ
ＵＬ用演算器３１を備えている。また、これら演算器
５，６，３１によって得られた演算結果を書き込むため
の汎用レジスタは、上記第１実施形態と同様に汎用レジ
スタ３の１種類のみである。さらに、ＤＩＶ演算６及び
ＭＵＬ用演算器３１は、ＭＡＣ演算器５と実行サイクル
数が異なるので、上記第１実施形態で用いたのと同じよ
うにそれぞれの演算器６，３１について制御信号Ｓ２で
制御される一時保存レジスタ８，３２が設けられてい
る。
種類の演算器で構成したものである。すなわち、図１に
示すＭＡＣ用演算器５及びＤＩＶ用演算器６に加え、Ｍ
ＵＬ用演算器３１を備えている。また、これら演算器
５，６，３１によって得られた演算結果を書き込むため
の汎用レジスタは、上記第１実施形態と同様に汎用レジ
スタ３の１種類のみである。さらに、ＤＩＶ演算６及び
ＭＵＬ用演算器３１は、ＭＡＣ演算器５と実行サイクル
数が異なるので、上記第１実施形態で用いたのと同じよ
うにそれぞれの演算器６，３１について制御信号Ｓ２で
制御される一時保存レジスタ８，３２が設けられてい
る。
【００５６】次に、本実施形態の動作を説明する。
【００５７】命令シーケンス１よりデコーダ２へ命令が
送られると、デコーダ２では、汎用レジスタ３に対し、
演算データを演算器へ出力するためのアドレスを指定
し、さらに演算命令がＭＡＣ用演算器５、ＤＩＶ用演算
器６及びＭＵＬ用演算器３１のどちらで実行されるもの
かを判断し、演算を実行する演算器へ各サイクル毎にラ
ッチ回路４を経て、各演算実行ステージ（５ａ，５ｂ，
５ｃ、６ａ，６ｂ、または３１ａ，３１ｂ，３１ｃ）へ
演算開始命令を発行する。
送られると、デコーダ２では、汎用レジスタ３に対し、
演算データを演算器へ出力するためのアドレスを指定
し、さらに演算命令がＭＡＣ用演算器５、ＤＩＶ用演算
器６及びＭＵＬ用演算器３１のどちらで実行されるもの
かを判断し、演算を実行する演算器へ各サイクル毎にラ
ッチ回路４を経て、各演算実行ステージ（５ａ，５ｂ，
５ｃ、６ａ，６ｂ、または３１ａ，３１ｂ，３１ｃ）へ
演算開始命令を発行する。
【００５８】そして、演算開始命令が発行されると、汎
用レジスタ３の出力ポート３Ａより、演算データが演算
器へ入力され、各ステージ毎（５ａ，５ｂ，５ｃ、６
ａ，６ｂまたは３１ａ，３１ｂ，３１ｃ）に所定の演算
処理が行なわれる。ＭＡＣ用演算器５では、データが入
力されてから３サイクル目で演算が終了し、その後、４
サイクル目で演算結果書き込み用のセレクタ７を経由
し、汎用レジスタ３へ演算結果の書き込みが行なわれ
る。
用レジスタ３の出力ポート３Ａより、演算データが演算
器へ入力され、各ステージ毎（５ａ，５ｂ，５ｃ、６
ａ，６ｂまたは３１ａ，３１ｂ，３１ｃ）に所定の演算
処理が行なわれる。ＭＡＣ用演算器５では、データが入
力されてから３サイクル目で演算が終了し、その後、４
サイクル目で演算結果書き込み用のセレクタ７を経由
し、汎用レジスタ３へ演算結果の書き込みが行なわれ
る。
【００５９】一方、ＤＩＶ用演算器６では、データが入
力されてから６サイクル目で演算が終了し、７サイクル
目でＤＩＶ演算器６の演算結果を一時保存レジスタ８に
書き込む。また、ＭＵＬ用演算器３１では、５サイクル
で演算が終了し、その演算結果を６サイクル目に一時保
存レジスタ３２に書き込む。
力されてから６サイクル目で演算が終了し、７サイクル
目でＤＩＶ演算器６の演算結果を一時保存レジスタ８に
書き込む。また、ＭＵＬ用演算器３１では、５サイクル
で演算が終了し、その演算結果を６サイクル目に一時保
存レジスタ３２に書き込む。
【００６０】各一時保存レジスタ８，３２に書き込まれ
た演算結果は、ＭＡＣ用演算器において実行された演算
結果を汎用レジスタ３へ書き込むタイミングと同じタイ
ミングで、汎用レジスタ３に書き込まれる。なお、演算
命令は、演算器が違うものに対して２つ以上同時に発行
されないものである。
た演算結果は、ＭＡＣ用演算器において実行された演算
結果を汎用レジスタ３へ書き込むタイミングと同じタイ
ミングで、汎用レジスタ３に書き込まれる。なお、演算
命令は、演算器が違うものに対して２つ以上同時に発行
されないものである。
【００６１】また、本実施形態の命令シーケンス１の内
容としては、「ＭＡＣ−ａ」、「ＭＡＣ−ｂ」、「ＤＩ
Ｖ−ａ」、「ＭＡＣ−ｃ」、「ＭＡＣ−ｄ」、「ＭＡＣ
−ｅ」、「ＭＡＣ−ｆ」、「Ｍ／Ｄ−ａ」、「ＭＡＣ−
ｇ」、「ＭＡＣ−ｈ」、「ＭＡＣ−ｉ」、「Ｄ／Ｍ−
ａ」の順で構成されている。ここで、「ＭＡＣ−ａ」，
「ＭＡＣ−ｂ」，…，「ＭＡＣ−ｉ」は、全て共通の命
令であり、ＭＡＣ用演算器５にて演算を実行し汎用レジ
スタ３へ書き込む命令である。また、「ＤＩＶ−ａ」は
ＤＩＶ用演算器６を用いて演算を実行する命令であり、
「Ｍ／Ｄ−ａ」は、ＤＩＶ用演算器６の一時保存レジス
タ８に保存された演算結果を汎用レジスタ３へ書き込む
と共に、ＭＵＬ用演算器３１の演算を開始する命令であ
る。さらに、「Ｄ／Ｍ−ａ」は、ＭＵＬ用演算器３１の
一時保存レジスタ３２に保存された演算結果を汎用レジ
スタ３へ書き込むと共に、ＤＩＶ用演算器６の次の演算
を開始する命令である。
容としては、「ＭＡＣ−ａ」、「ＭＡＣ−ｂ」、「ＤＩ
Ｖ−ａ」、「ＭＡＣ−ｃ」、「ＭＡＣ−ｄ」、「ＭＡＣ
−ｅ」、「ＭＡＣ−ｆ」、「Ｍ／Ｄ−ａ」、「ＭＡＣ−
ｇ」、「ＭＡＣ−ｈ」、「ＭＡＣ−ｉ」、「Ｄ／Ｍ−
ａ」の順で構成されている。ここで、「ＭＡＣ−ａ」，
「ＭＡＣ−ｂ」，…，「ＭＡＣ−ｉ」は、全て共通の命
令であり、ＭＡＣ用演算器５にて演算を実行し汎用レジ
スタ３へ書き込む命令である。また、「ＤＩＶ−ａ」は
ＤＩＶ用演算器６を用いて演算を実行する命令であり、
「Ｍ／Ｄ−ａ」は、ＤＩＶ用演算器６の一時保存レジス
タ８に保存された演算結果を汎用レジスタ３へ書き込む
と共に、ＭＵＬ用演算器３１の演算を開始する命令であ
る。さらに、「Ｄ／Ｍ−ａ」は、ＭＵＬ用演算器３１の
一時保存レジスタ３２に保存された演算結果を汎用レジ
スタ３へ書き込むと共に、ＤＩＶ用演算器６の次の演算
を開始する命令である。
【００６２】図４は、図３に示す装置の命令実行のパイ
プラインを示す図である。
プラインを示す図である。
【００６３】デコーダ２で「ＭＡＣ−ａ」，「ＭＡＣ−
ｂ」が順次発行されると（サイクル＃１，＃２）、ＭＡ
Ｃ用演算器５において、ステージＥ１（５ａ）、ステー
ジＥ２（５ｂ）、ステージＥ２（５ｃ）の順で３サイク
ルの演算が行なわれる。その演算結果は、セレクタ７を
経て演算開始から４サイクル目（＃５）に汎用レジスタ
３へ書き込まれる（ライトバックステージ４１）。この
演算命令はパイプライン化されており、これを図４のパ
イプラインで表わすと、＃１から＃６のサイクル期間Ｔ
５で示すように実行される。
ｂ」が順次発行されると（サイクル＃１，＃２）、ＭＡ
Ｃ用演算器５において、ステージＥ１（５ａ）、ステー
ジＥ２（５ｂ）、ステージＥ２（５ｃ）の順で３サイク
ルの演算が行なわれる。その演算結果は、セレクタ７を
経て演算開始から４サイクル目（＃５）に汎用レジスタ
３へ書き込まれる（ライトバックステージ４１）。この
演算命令はパイプライン化されており、これを図４のパ
イプラインで表わすと、＃１から＃６のサイクル期間Ｔ
５で示すように実行される。
【００６４】一方、ＤＩＶ演算は、デコーダ２に「ＤＩ
Ｖ−ａ」命令（４３）が入力されると、この「ＤＩＶ−
ａ」命令は、ＤＩＶ演算器６のステージＥ１（６ａ）に
おいて演算を実行する（４２）。なお、このときは「Ｄ
ＩＶ−ａ」以前にＤＩＶ演算が行なわれていないため、
一時保存レジスタ８から汎用レジスタ３への演算結果書
き込み命令は不要となる。また、ＤＩＶ演算命令（４
３）が発行されると、ＭＡＣ用演算器５では各ステージ
Ｅ１〜Ｅ３に１サイクル分の演算動作が行なわれない空
白（４４）が生じ、その結果、ライトバックステージに
ついても１サイクルの空白（４５）が生ずる。
Ｖ−ａ」命令（４３）が入力されると、この「ＤＩＶ−
ａ」命令は、ＤＩＶ演算器６のステージＥ１（６ａ）に
おいて演算を実行する（４２）。なお、このときは「Ｄ
ＩＶ−ａ」以前にＤＩＶ演算が行なわれていないため、
一時保存レジスタ８から汎用レジスタ３への演算結果書
き込み命令は不要となる。また、ＤＩＶ演算命令（４
３）が発行されると、ＭＡＣ用演算器５では各ステージ
Ｅ１〜Ｅ３に１サイクル分の演算動作が行なわれない空
白（４４）が生じ、その結果、ライトバックステージに
ついても１サイクルの空白（４５）が生ずる。
【００６５】ＤＩＶ用演算器６のステージＥ１（６ａ）
での演算実行時間Ｔ６は５サイクルであり、続いてステ
ージＥ２（６ｂ）へ実行ステージが移る（４６）。その
演算が終了すると、一時保存レジスタ８への書き込みが
行なわれ、その結果は次の演算結果が書き込まれるまで
保存される（４７）。
での演算実行時間Ｔ６は５サイクルであり、続いてステ
ージＥ２（６ｂ）へ実行ステージが移る（４６）。その
演算が終了すると、一時保存レジスタ８への書き込みが
行なわれ、その結果は次の演算結果が書き込まれるまで
保存される（４７）。
【００６６】次の「Ｍ／Ｄ−ａ」命令（４８）では、
「ＤＩＶ−ａ」命令（４３）の演算結果を一時保存レジ
スタ８より汎用レジスタ３へ書き込むと共に（４９，５
１）（実際に汎用レジスタ３へ書き込まれるのは「Ｍ／
Ｄ−ａ」命令開始後４サイクル目（＃１２））、ＭＵＬ
用演算器３１においてＭＵＬ演算を開始する（５０）。
「ＤＩＶ−ａ」命令（４３）の演算結果を一時保存レジ
スタ８より汎用レジスタ３へ書き込むと共に（４９，５
１）（実際に汎用レジスタ３へ書き込まれるのは「Ｍ／
Ｄ−ａ」命令開始後４サイクル目（＃１２））、ＭＵＬ
用演算器３１においてＭＵＬ演算を開始する（５０）。
【００６７】また、サイクル＃１１で発行される「Ｄ／
Ｍ−ａ」命令（５２）は、「ＭＵＬ−ａ」の演算結果を
一時保存レジスタ３２より汎用レジスタ３へ書き込む
（５３）と共に次のＤＩＶ演算（５４）を開始させるこ
とができる。
Ｍ−ａ」命令（５２）は、「ＭＵＬ−ａ」の演算結果を
一時保存レジスタ３２より汎用レジスタ３へ書き込む
（５３）と共に次のＤＩＶ演算（５４）を開始させるこ
とができる。
【００６８】このように、演算実行時間の異なる３種類
の演算器で構成した本実施形態でも、上記第１実施形態
と同様の利点を得ることができるほか、演算を行う上で
のオペランドとして必要なデータ交換が容易となる。
の演算器で構成した本実施形態でも、上記第１実施形態
と同様の利点を得ることができるほか、演算を行う上で
のオペランドとして必要なデータ交換が容易となる。
【００６９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、新しい命令方式を用い、演算結果を一時保存レジ
スタに保存することにより、演算時間の異なる複数の命
令の書き込みタイミングを同じサイクルに合わせること
ができる。従って、複数の演算器の書き込みのコンフリ
クトが回避でき、しかも従来のようなストールが必要な
く実行可能となる。これにより、演算に必要な演算実行
サイクル数が減り、装置の性能が向上するという効果が
得られる。
れば、新しい命令方式を用い、演算結果を一時保存レジ
スタに保存することにより、演算時間の異なる複数の命
令の書き込みタイミングを同じサイクルに合わせること
ができる。従って、複数の演算器の書き込みのコンフリ
クトが回避でき、しかも従来のようなストールが必要な
く実行可能となる。これにより、演算に必要な演算実行
サイクル数が減り、装置の性能が向上するという効果が
得られる。
【００７０】また、数種類の中の任意の演算器実行と、
各一時保存レジスタの中の任意のレジスタから汎用レジ
スタへの書き込みが可能であるため、演算を行う上での
オペランドとして必要なデータ交換を容易に行うことが
可能となる。
各一時保存レジスタの中の任意のレジスタから汎用レジ
スタへの書き込みが可能であるため、演算を行う上での
オペランドとして必要なデータ交換を容易に行うことが
可能となる。
【図１】本発明の実施形態に係るデータ処理装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１に示す装置の命令実行のパイプラインを示
す図である。
す図である。
【図３】本発明の実施形態に係るデータ処理装置の構成
を示すブロック図である。
を示すブロック図である。
【図４】図３に示す装置の命令実行のパイプラインを示
す図である。
す図である。
【図５】従来のデータ処理装置の構成を示すブロック図
である。
である。
【図６】図３に示す装置においてコンフリクトが起きた
例を示すパイプライン図である。
例を示すパイプライン図である。
【図７】従来のコンフリクトを回避した例を示すパイブ
ライン図である。
ライン図である。
１ 命令シーケンス
２ デコーダ
３ 汎用レジスタ
４ ラッチ回路
５ ＭＡＣ用演算器
６ ＤＩＶ用演算器
７ セレクタ
８，３２ 一時保存レジスタ
３１ ＭＵＬ用演算器
Ｓ１，Ｓ２ 制御信号
フロントページの続き
(72)発明者 国松 敦
神奈川県川崎市幸区堀川町580番１号
株式会社東芝 半導体システム技術セン
ター内
(72)発明者 井出 進博
神奈川県川崎市幸区小向東芝町１ 株式
会社東芝 研究開発センター内
(56)参考文献 特開 昭63−20537（ＪＰ，Ａ)
特開 平３−157722（ＪＰ，Ａ)
特開 平７−244588（ＪＰ，Ａ)
特開 平９−212660（ＪＰ，Ａ)
特開 平９−270017（ＪＰ，Ａ)
特開 平９−270024（ＪＰ，Ａ)
特開 平９−212658（ＪＰ，Ａ)
特開 平７−191833（ＪＰ，Ａ)
特開 平６−290030（ＪＰ，Ａ)
松原玄宗ほか２名，非同期回路を用い
た高速除算／平方根演算器の設計，電子
情報通信学会論文誌Ｄ−Ｉ 情報・シス
テムＩ−コンピュータ，社団法人電子情
報通信学会，1997年 ３月25日，第Ｊ80
−Ｄ−Ｉ巻第３号，ｐ．197−206
照山竜生ほか４名，ＰＳ２はトロイの
木馬 ６．２ＧＦＬＯＰＳのマイクロプ
ロセサを開発，日経エレクトロニクス,
日経ＢＰ社，1999年10月 ４日，第735
号，ｐ．138−145
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/38
G06F 9/30
G06F 17/00 - 17/18
G06F 7/00 - 7/52
G06T 1/20
Claims (5)
- 【請求項１】 演算データを格納する汎用レジスタ部
と、 前記汎用レジスタ部より読み出されたデータを用いて第
１の所定の演算を行い、その演算結果を前記汎用レジス
タ部へ所定のサイクル後出力する第１の演算部と、 前記汎用レジスタ部より読み出されたデータを用いて第
２の所定の演算を行い、その演算結果を前記第１の演算
部より長いサイクル後出力する第２の演算部と、 前記第２の演算部より出力された演算結果を一時保存す
る一時保存レジスタとを備え、前記第２の演算器に発行された先行する第１の命令によ
る前記一時保持レジスタ中の演算結果は、該第２の演算
器に対する次の第２の命令によって、前記汎用レジスタ
部に書き込むことを特徴とするデータ処理装置。 - 【請求項２】 前記第２の演算部での演算実行開始か
ら、前記一時保存レジスタに書き込まれている該演算実
行直前の演算結果を前記汎用レジスタへ書き込むまでの
サイクル数を、前記第１の演算部において演算実行開始
からその演算結果を前記汎用レジスタに書き込むまでの
サイクル数と同じにしたことを特徴とする請求項１に記
載のデータ処理装置。 - 【請求項３】 演算データを格納する汎用レジスタ部
と、 前記汎用レジスタ部より読み出されたデータを用いて第
１の所定の演算を行い、その演算結果を前記汎用レジス
タ部へ第１の所定のサイクル後出力する第１の演算部
と、 前記汎用レジスタ部より読み出されたデータを用いて第
２の所定の演算を行い、その演算結果を第２の所定のサ
イクル後出力する第２の演算部と、 前記汎用レジスタ部より読み出されたデータを用いて第
３の所定の演算を行い、その演算結果を第３の所定のサ
イクル後出力する第３の演算部と、 前記第２の演算部より出力された演算結果を一時保存す
る第１の一時保存レジスタと、 前記第３の演算部より出力された演算結果を一時保存す
る第２の一時保存レジスタとを備え、前記第２または第３の演算器に発行された先行する第１
の命令による前記第１または第２の一時保持レジスタ中
の演算結果は、該第２または第３の演算器に対する次の
第２の命令によって、前記汎用レジスタ部に書き込むこ
とを特徴とするデータ処理装置。 - 【請求項４】 演算データを格納する汎用レジスタ部
と、前記汎用レジスタより読み出されたデータを用い第
１の所定の演算を行い、その演算結果を前記演算データ
として前記汎用レジスタ部へ所定のサイクルで出力する
第１の演算部と、前記汎用レジスタより読み出されたデ
ータを用い第２の所定の演算を行い、その演算結果を前
記演算データとして前記汎用レジスタ部へ前記第１の演
算部より長いサイクルで出力する第２の演算部とを有
し、前記第１と第２の演算部の演算実行開始サイクルが
異なるデータ処理装置において、 前記第２の演算部の演算結果を一時保存するための一時
保存レジスタを設け、前記一時保存レジスタに書き込まれた演算結果は、前記
第２の演算部に対して次の演算命令が発行されたときか
ら、 前記第１の演算部と同じ前記汎用レジスタへの書き
込みタイミングを経て、前記汎用レジスタに書き込むこ
とを特徴とするデータ処理装置。 - 【請求項５】 前記一時保存レジスタに書き込まれる前
記第２の演算部の演算結果は、該第２の演算部に対する
１つ前の演算命令の実行によって得られたデータであ
り、 前記第２の演算部に対する演算命令の発行に基づいて生
成される空白サイクルで前記一時保存レジスタ中のデー
タを前記汎用レジスタに書き込み、前記第２の演算部の
次の演算を開始することを特徴とする請求項４に記載の
データ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01790796A JP3435278B2 (ja) | 1996-02-02 | 1996-02-02 | データ処理装置 |
| US08/792,733 US5895498A (en) | 1996-02-02 | 1997-01-31 | Arithmetic processor which latches data in a temporary register before the data is latched in a general purpose register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01790796A JP3435278B2 (ja) | 1996-02-02 | 1996-02-02 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09212360A JPH09212360A (ja) | 1997-08-15 |
| JP3435278B2 true JP3435278B2 (ja) | 2003-08-11 |
Family
ID=11956826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01790796A Expired - Fee Related JP3435278B2 (ja) | 1996-02-02 | 1996-02-02 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5895498A (ja) |
| JP (1) | JP3435278B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6092167A (en) * | 1998-03-20 | 2000-07-18 | Lsi Logic Corporation | Robust interface for high speed memory access |
| US20020016597A1 (en) * | 2000-08-02 | 2002-02-07 | Dwyer Clifford J. | Delivery apparatus for a self-expanding stent |
| JP2006048661A (ja) * | 2004-07-06 | 2006-02-16 | Matsushita Electric Ind Co Ltd | プロセッサとコプロセッサとの間でのデータ転送を制御する演算処理装置 |
| JP2006228121A (ja) * | 2005-02-21 | 2006-08-31 | Toshiba Corp | 演算処理装置 |
| GB2458487B (en) * | 2008-03-19 | 2011-01-19 | Imagination Tech Ltd | Pipeline processors |
| JP5593975B2 (ja) | 2010-08-30 | 2014-09-24 | 富士通セミコンダクター株式会社 | 画像処理装置、画像処理方法、及びスケジューリング装置 |
| US10061580B2 (en) * | 2016-02-25 | 2018-08-28 | International Business Machines Corporation | Implementing a received add program counter immediate shift (ADDPCIS) instruction using a micro-coded or cracked sequence |
| CN111857823A (zh) * | 2020-07-15 | 2020-10-30 | 北京百度网讯科技有限公司 | 用于写回指令执行结果的装置和方法、处理装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4124890A (en) * | 1977-06-20 | 1978-11-07 | Vasenkov Alexandr A | Microprocessor computing system |
| JPS58106636A (ja) * | 1981-12-18 | 1983-06-25 | Hitachi Ltd | パイプライン演算装置 |
| US5367691A (en) * | 1991-04-15 | 1994-11-22 | Motorola, Inc. | Pipe-staggered apparatus and method utilizing carry look-ahead signal processing |
| JPH0612229A (ja) * | 1992-06-10 | 1994-01-21 | Nec Corp | 乗累算回路 |
| US5771366A (en) * | 1995-06-09 | 1998-06-23 | International Business Machines Corporation | Method and system for interchanging operands during complex instruction execution in a data processing system |
-
1996
- 1996-02-02 JP JP01790796A patent/JP3435278B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-31 US US08/792,733 patent/US5895498A/en not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| 松原玄宗ほか２名，非同期回路を用いた高速除算／平方根演算器の設計，電子情報通信学会論文誌Ｄ−Ｉ 情報・システムＩ−コンピュータ，社団法人電子情報通信学会，１９９７年 ３月２５日，第Ｊ８０−Ｄ−Ｉ巻第３号，ｐ．１９７−２０６ |
| 照山竜生ほか４名，ＰＳ２はトロイの木馬 ６．２ＧＦＬＯＰＳのマイクロプロセサを開発，日経エレクトロニクス，日経ＢＰ社，１９９９年１０月 ４日，第７３５号，ｐ．１３８−１４５ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5895498A (en) | 1999-04-20 |
| JPH09212360A (ja) | 1997-08-15 |
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| JPH05250161A (ja) | マイクロコンピュータ装置 |
Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030513 |
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