JP2001117886A - プロセッサ及びプロセッサシステム - Google Patents
プロセッサ及びプロセッサシステムInfo
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- 238000010586 diagram Methods 0.000 description 49
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- 238000000034 method Methods 0.000 description 5
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- 230000000694 effects Effects 0.000 description 3
- 101100459905 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) NCP1 gene Proteins 0.000 description 2
- 101150046305 cpr-1 gene Proteins 0.000 description 2
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Abstract
(57)【要約】
【課題】 接続されるコプロセッサの種類によらず、効
率的なコプロセッサ命令の実行を実現する主プロセッサ
を備えたプロセッサシステムを提供する。 【解決手段】 コプロセッサＣＰＲ０〜ＣＰＲｎと、主
プロセッサ１５とを有するプロセッサシステムであっ
て、主プロセッサ１５は、コプロセッサにおける実行を
命令するコプロセッサ命令がメモリ１７から供給された
ときに、該コプロセッサ命令に対応する命令フィールド
に基づいて、コプロセッサ命令がコプロセッサＣＰＲ０
〜ＣＰＲｎにおいて先に実行されるコプロセッサ命令に
対して制御依存性を有する可能性があると判断した場合
には、先行するコプロセッサ命令の実行が完了した後に
次のコプロセッサ命令をコプロセッサＣＰＲ０〜ＣＰＲ
ｎへ発行することを特徴とするプロセッサシステムを提
供する。
率的なコプロセッサ命令の実行を実現する主プロセッサ
を備えたプロセッサシステムを提供する。 【解決手段】 コプロセッサＣＰＲ０〜ＣＰＲｎと、主
プロセッサ１５とを有するプロセッサシステムであっ
て、主プロセッサ１５は、コプロセッサにおける実行を
命令するコプロセッサ命令がメモリ１７から供給された
ときに、該コプロセッサ命令に対応する命令フィールド
に基づいて、コプロセッサ命令がコプロセッサＣＰＲ０
〜ＣＰＲｎにおいて先に実行されるコプロセッサ命令に
対して制御依存性を有する可能性があると判断した場合
には、先行するコプロセッサ命令の実行が完了した後に
次のコプロセッサ命令をコプロセッサＣＰＲ０〜ＣＰＲ
ｎへ発行することを特徴とするプロセッサシステムを提
供する。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサとプロ
セッサシステムに関し、さらに詳しくは所定の制御方法
によりコプロセッサに命令を発行するプロセッサと、該
プロセッサ及びコプロセッサからなるプロセッサシステ
ムに関するものである。
セッサシステムに関し、さらに詳しくは所定の制御方法
によりコプロセッサに命令を発行するプロセッサと、該
プロセッサ及びコプロセッサからなるプロセッサシステ
ムに関するものである。
【０００２】
【従来の技術】図１は、従来のプロセッサシステムの構
成を示す図である。図１に示されるように、従来のプロ
セッサシステムは主プロセッサ１と、主プロセッサ１に
接続されたメモリ３と、主プロセッサ１に接続されたコ
プロセッサＣＰＲ０〜ＣＰＲｎとを備える。ここで、主
プロセッサ１はメモリ３に接続された命令フェッチ部５
と、命令フェッチ部５に接続された命令実行部７と、命
令実行部７に接続されたコプロセッサ指定レジスタ（Ｃ
Ｒ）１１と、命令フェッチ部５及びＣＲ１１に接続され
たコプロセッサ命令制御部１３と、コプロセッサ命令制
御部１３及び命令実行部７に接続されたレジスタ９とを
含む。
成を示す図である。図１に示されるように、従来のプロ
セッサシステムは主プロセッサ１と、主プロセッサ１に
接続されたメモリ３と、主プロセッサ１に接続されたコ
プロセッサＣＰＲ０〜ＣＰＲｎとを備える。ここで、主
プロセッサ１はメモリ３に接続された命令フェッチ部５
と、命令フェッチ部５に接続された命令実行部７と、命
令実行部７に接続されたコプロセッサ指定レジスタ（Ｃ
Ｒ）１１と、命令フェッチ部５及びＣＲ１１に接続され
たコプロセッサ命令制御部１３と、コプロセッサ命令制
御部１３及び命令実行部７に接続されたレジスタ９とを
含む。
【０００３】また図２は、図１に示されたコプロセッサ
命令制御部１３と命令実行部７の構成を示す図である。
図２に示されるように、コプロセッサ命令制御部１３
は、命令レジスタ１００と、リソース判断部１０２と、
リソースデコード部１０３と、例外デコード部１０４
と、例外判断部１０６と、発行制御部１０９と、完了制
御部１１０と、スコアボード１１１とを備える。ここ
で、命令レジスタ１００は命令フェッチ部５に接続さ
れ、リソースデコード部１０３は命令レジスタ１００に
接続される。また、リソース判断部１０２はリソースデ
コード部１０３に接続され、例外デコード部１０４は命
令レジスタ１００に接続される。そして、例外判断部１
０６は例外デコード部１０４に接続され、発行制御部１
０９は命令レジスタ１００とリソース判断部１０２及び
例外判断部１０６に接続される。さらに、発行制御部１
０９と完了制御部１１０は共に、コプロセッサＣＰＲ０
〜ＣＰＲｎとレジスタ９に接続される。また、スコアボ
ード１１１は発行制御部１０９及び完了制御部１１０と
リソース判断部１０２及び例外判断部１０６に接続され
る。なお、例外判断部１０６と発行制御部１０９はＣＲ
１１に接続される。
命令制御部１３と命令実行部７の構成を示す図である。
図２に示されるように、コプロセッサ命令制御部１３
は、命令レジスタ１００と、リソース判断部１０２と、
リソースデコード部１０３と、例外デコード部１０４
と、例外判断部１０６と、発行制御部１０９と、完了制
御部１１０と、スコアボード１１１とを備える。ここ
で、命令レジスタ１００は命令フェッチ部５に接続さ
れ、リソースデコード部１０３は命令レジスタ１００に
接続される。また、リソース判断部１０２はリソースデ
コード部１０３に接続され、例外デコード部１０４は命
令レジスタ１００に接続される。そして、例外判断部１
０６は例外デコード部１０４に接続され、発行制御部１
０９は命令レジスタ１００とリソース判断部１０２及び
例外判断部１０６に接続される。さらに、発行制御部１
０９と完了制御部１１０は共に、コプロセッサＣＰＲ０
〜ＣＰＲｎとレジスタ９に接続される。また、スコアボ
ード１１１は発行制御部１０９及び完了制御部１１０と
リソース判断部１０２及び例外判断部１０６に接続され
る。なお、例外判断部１０６と発行制御部１０９はＣＲ
１１に接続される。
【０００４】一方、命令実行部７はデコード部１１５
と、書込制御部１２９と、実行制御部１３１とを備え
る。ここで、デコード部１１５は命令フェッチ部５に接
続され、書込制御部１２９及び実行制御部１３１はレジ
スタ９とデコード部１１５に接続される。なお、書込制
御部１２９はＣＲ１１に接続される。上記のような構成
を有するプロセッサシステムにおいては、命令フェッチ
部５はメモリ３から命令を読み出すが、コプロセッサ指
定レジスタ１１を書き換える命令を読み出した場合は、
その命令を命令実行部７へ供給する。また、コプロセッ
サ命令を読み出した場合は、その命令をコプロセッサ命
令制御部１３へ供給する。なお、上記以外の命令を読み
出した場合には、その命令を命令実行部７へ供給する。
と、書込制御部１２９と、実行制御部１３１とを備え
る。ここで、デコード部１１５は命令フェッチ部５に接
続され、書込制御部１２９及び実行制御部１３１はレジ
スタ９とデコード部１１５に接続される。なお、書込制
御部１２９はＣＲ１１に接続される。上記のような構成
を有するプロセッサシステムにおいては、命令フェッチ
部５はメモリ３から命令を読み出すが、コプロセッサ指
定レジスタ１１を書き換える命令を読み出した場合は、
その命令を命令実行部７へ供給する。また、コプロセッ
サ命令を読み出した場合は、その命令をコプロセッサ命
令制御部１３へ供給する。なお、上記以外の命令を読み
出した場合には、その命令を命令実行部７へ供給する。
【０００５】また、命令実行部７は供給された命令を実
行し、例えばコプロセッサ指定レジスタ１１を書き換え
る命令が供給された場合には、書込制御部１２９により
ＣＲ１１を書き換える。一方、コプロセッサ命令制御部
１３は、発行制御部１０９及び完了制御部１１０やスコ
アボード１１１等によってコプロセッサＣＰＲ１〜ＣＰ
Ｒｎにおけるコプロセッサ命令の実行を制御し、そのう
ち発行制御部１０９は主プロセッサ１からコプロセッサ
ＣＰＲ１〜ＣＰＲｎへの命令発行動作を制御する。ま
た、命令フェッチ部５より供給されたコプロセッサ命令
が先行コプロセッサ命令に対してデータ依存が無いとリ
ソース判断部１０２で判断され、処理の例外による制御
依存が無いと例外判断部１０６で判断される場合には、
発行制御部１０９はコプロセッサ命令をＣＲ１１により
指定されたコプロセッサへ信号Ｉｎ（ｎは０以上の整
数）として発行すると共に、信号Ｉｎを発行した旨の情
報（発行情報）をスコアボード１１１に書き込む。ここ
で、「データ依存」とは、先行するコプロセッサ命令の
実行結果に基づいて、初めて後のコプロセッサ命令の実
行が可能となることをいう。
行し、例えばコプロセッサ指定レジスタ１１を書き換え
る命令が供給された場合には、書込制御部１２９により
ＣＲ１１を書き換える。一方、コプロセッサ命令制御部
１３は、発行制御部１０９及び完了制御部１１０やスコ
アボード１１１等によってコプロセッサＣＰＲ１〜ＣＰ
Ｒｎにおけるコプロセッサ命令の実行を制御し、そのう
ち発行制御部１０９は主プロセッサ１からコプロセッサ
ＣＰＲ１〜ＣＰＲｎへの命令発行動作を制御する。ま
た、命令フェッチ部５より供給されたコプロセッサ命令
が先行コプロセッサ命令に対してデータ依存が無いとリ
ソース判断部１０２で判断され、処理の例外による制御
依存が無いと例外判断部１０６で判断される場合には、
発行制御部１０９はコプロセッサ命令をＣＲ１１により
指定されたコプロセッサへ信号Ｉｎ（ｎは０以上の整
数）として発行すると共に、信号Ｉｎを発行した旨の情
報（発行情報）をスコアボード１１１に書き込む。ここ
で、「データ依存」とは、先行するコプロセッサ命令の
実行結果に基づいて、初めて後のコプロセッサ命令の実
行が可能となることをいう。
【０００６】ここで、「処理の例外による制御依存」と
は、例えば０の値で除算することや浮動小数点を用いた
演算においてオーバーフローを生じるなどという処理の
例外を招き演算を継続できない状況となりうることをい
う。一方、リソース判断部１０２においてデータ依存が
あると判断される場合には、発行制御部１０９は該コプ
ロセッサ命令が依存する先行コプロセッサ命令の完了を
待った後に該コプロセッサ命令をＣＲ１１に指定された
コプロセッサへ信号Ｉｎとして発行し、信号Ｉｎを発行
した旨の情報（発行情報）をスコアボード１１１に書き
込む。なお、コプロセッサ命令制御部１３は、完了制御
部１１０においてコプロセッサ命令の発行先であるコプ
ロセッサから完了信号Ｃｎ（ｎは０以上の整数）を受領
することによりコプロセッサ命令の実行完了が通知され
る。このとき、完了制御部１１０は完了信号Ｃｎに応じ
てスコアボード１１１に書き込まれている信号Ｉｎを発
行した旨の発行情報を削除する。
は、例えば０の値で除算することや浮動小数点を用いた
演算においてオーバーフローを生じるなどという処理の
例外を招き演算を継続できない状況となりうることをい
う。一方、リソース判断部１０２においてデータ依存が
あると判断される場合には、発行制御部１０９は該コプ
ロセッサ命令が依存する先行コプロセッサ命令の完了を
待った後に該コプロセッサ命令をＣＲ１１に指定された
コプロセッサへ信号Ｉｎとして発行し、信号Ｉｎを発行
した旨の情報（発行情報）をスコアボード１１１に書き
込む。なお、コプロセッサ命令制御部１３は、完了制御
部１１０においてコプロセッサ命令の発行先であるコプ
ロセッサから完了信号Ｃｎ（ｎは０以上の整数）を受領
することによりコプロセッサ命令の実行完了が通知され
る。このとき、完了制御部１１０は完了信号Ｃｎに応じ
てスコアボード１１１に書き込まれている信号Ｉｎを発
行した旨の発行情報を削除する。
【０００７】また、コプロセッサ指定レジスタ（ＣＲ）
１１は、操作対象のコプロセッサＣＰＲｎ（ｎは０以上
の整数）の番号を指定する。また、メモリ３はコプロセ
ッサ命令を含む主プロセッサ１への命令を記憶し、レジ
スタ９はコプロセッサに与えるデータ及びコプロセッサ
における実行結果を格納する。なお、レジスタ９は複数
の記憶部からなる。
１１は、操作対象のコプロセッサＣＰＲｎ（ｎは０以上
の整数）の番号を指定する。また、メモリ３はコプロセ
ッサ命令を含む主プロセッサ１への命令を記憶し、レジ
スタ９はコプロセッサに与えるデータ及びコプロセッサ
における実行結果を格納する。なお、レジスタ９は複数
の記憶部からなる。
【０００８】図３は、コプロセッサ命令の命令形式の一
例を示す図である。ここで、命令コードOP-CODE はコプ
ロセッサＣＰＲ０〜ＣＰＲｎで実行すべき処理を示し、
オペランド１〜ｎはコプロセッサに与えるデータを保持
しているレジスタ内の記憶部の番号、あるいはコプロセ
ッサによる実行結果を格納するレジスタ内の記憶部の番
号を意味する。
例を示す図である。ここで、命令コードOP-CODE はコプ
ロセッサＣＰＲ０〜ＣＰＲｎで実行すべき処理を示し、
オペランド１〜ｎはコプロセッサに与えるデータを保持
しているレジスタ内の記憶部の番号、あるいはコプロセ
ッサによる実行結果を格納するレジスタ内の記憶部の番
号を意味する。
【０００９】図４は、ＣＲ１１を書き換える命令の命令
形式を示す図である。図４に示されるオペランド１は、
ＣＲ１１へ書込まれた値を保持するレジスタ９内のいず
れかの記憶部を指定する。なお、図４の命令コードOP-C
ODE とオペランド１との間には、任意の情報が記録され
る。次に、上記のプロセッサシステムにおけるコプロセ
ッサ命令の発行動作を説明する。コプロセッサ命令制御
部１３の発行制御部１０９は、供給されたコプロセッサ
命令が処理の例外を発生する可能性がなく先行するコプ
ロセッサ命令とのデータ依存がない場合には該コプロセ
ッサ命令を発行すると共に発行情報をスコアボード１１
１へ書き込み、処理の例外を発生する可能性がないが先
行するコプロセッサ命令とのデータ依存がある場合に
は、該先行するコプロセッサ命令の実行完了を待った後
に次のコプロセッサ命令を発行し発行情報をスコアボー
ド１１１へ書き込む。
形式を示す図である。図４に示されるオペランド１は、
ＣＲ１１へ書込まれた値を保持するレジスタ９内のいず
れかの記憶部を指定する。なお、図４の命令コードOP-C
ODE とオペランド１との間には、任意の情報が記録され
る。次に、上記のプロセッサシステムにおけるコプロセ
ッサ命令の発行動作を説明する。コプロセッサ命令制御
部１３の発行制御部１０９は、供給されたコプロセッサ
命令が処理の例外を発生する可能性がなく先行するコプ
ロセッサ命令とのデータ依存がない場合には該コプロセ
ッサ命令を発行すると共に発行情報をスコアボード１１
１へ書き込み、処理の例外を発生する可能性がないが先
行するコプロセッサ命令とのデータ依存がある場合に
は、該先行するコプロセッサ命令の実行完了を待った後
に次のコプロセッサ命令を発行し発行情報をスコアボー
ド１１１へ書き込む。
【００１０】一方、コプロセッサ命令制御部１３の発行
制御部１０９は、供給されたコプロセッサ命令が処理の
例外を発生する可能性があり先行するコプロセッサ命令
とのデータ依存がない場合には該コプロセッサ命令を発
行すると共に発行情報をスコアボード１１１へ書き込
み、処理の例外を発生する可能性があり先行するコプロ
セッサ命令とのデータ依存もある場合には、該先行する
コプロセッサ命令の実行完了を待った後に次のコプロセ
ッサ命令を発行し発行情報をスコアボード１１１へ書き
込む。
制御部１０９は、供給されたコプロセッサ命令が処理の
例外を発生する可能性があり先行するコプロセッサ命令
とのデータ依存がない場合には該コプロセッサ命令を発
行すると共に発行情報をスコアボード１１１へ書き込
み、処理の例外を発生する可能性があり先行するコプロ
セッサ命令とのデータ依存もある場合には、該先行する
コプロセッサ命令の実行完了を待った後に次のコプロセ
ッサ命令を発行し発行情報をスコアボード１１１へ書き
込む。
【００１１】上記のようなプロセッサシステムにおいて
は一般的に、命令発行能力を向上させる手法として、投
機的命令実行（speculative execution ）が知られてい
る。そして、この投機的命令実行をコプロセッサに対す
る命令発行制御方式として用いる場合には、データ依存
や処理の例外による制御依存を保証する必要がある。し
かしながら、コプロセッサを有する従来のプロセッサシ
ステムにおいては、上記のようにコプロセッサ命令制御
部１３が、命令フェッチ部５から供給されたコプロセッ
サ命令に含まれた命令コードによって該コプロセッサ命
令が処理の例外による制御依存を発生させるものか否か
を判定し、その判定結果に基づいて上記のように該コプ
ロセッサ命令の発行を行っていた。ここで、コプロセッ
サ命令は各コプロセッサＣＰＲ０〜ＣＰＲｎに対応する
ものであるため、主プロセッサ１、特にそのうちコプロ
セッサ命令制御部１３の構造は、主プロセッサ１に接続
されるコプロセッサＣＰＲ０〜ＣＰＲｎの種類により異
なるものとせざるを得ないという問題があった。
は一般的に、命令発行能力を向上させる手法として、投
機的命令実行（speculative execution ）が知られてい
る。そして、この投機的命令実行をコプロセッサに対す
る命令発行制御方式として用いる場合には、データ依存
や処理の例外による制御依存を保証する必要がある。し
かしながら、コプロセッサを有する従来のプロセッサシ
ステムにおいては、上記のようにコプロセッサ命令制御
部１３が、命令フェッチ部５から供給されたコプロセッ
サ命令に含まれた命令コードによって該コプロセッサ命
令が処理の例外による制御依存を発生させるものか否か
を判定し、その判定結果に基づいて上記のように該コプ
ロセッサ命令の発行を行っていた。ここで、コプロセッ
サ命令は各コプロセッサＣＰＲ０〜ＣＰＲｎに対応する
ものであるため、主プロセッサ１、特にそのうちコプロ
セッサ命令制御部１３の構造は、主プロセッサ１に接続
されるコプロセッサＣＰＲ０〜ＣＰＲｎの種類により異
なるものとせざるを得ないという問題があった。
【００１２】
【発明が解決しようとする課題】本発明は、上述の問題
点を解消するためになされたものであり、接続されるコ
プロセッサの種類もしくは供給されるコプロセッサ命令
の種類によらず、処理の例外による制御依存の発生する
可能性を踏まえた効率的なコプロセッサ命令の処理を実
現するプロセッサと、該プロセッサを備えたプロセッサ
システムを提供することを目的とする。
点を解消するためになされたものであり、接続されるコ
プロセッサの種類もしくは供給されるコプロセッサ命令
の種類によらず、処理の例外による制御依存の発生する
可能性を踏まえた効率的なコプロセッサ命令の処理を実
現するプロセッサと、該プロセッサを備えたプロセッサ
システムを提供することを目的とする。
【００１３】
【課題を解決するための手段】上記の目的は、コプロセ
ッサに接続されるプロセッサであって、プロセッサは、
コプロセッサにおける実行を命令する第一のコプロセッ
サ命令が供給されたときに、第一のコプロセッサ命令に
対応する依存可能性表示データに基づいて、第一のコプ
ロセッサ命令がコプロセッサにおいて先に実行される第
二のコプロセッサ命令に対して制御依存性を有する可能
性があると判断した場合には、第二のコプロセッサ命令
の実行が完了した後に第一のコプロセッサ命令をコプロ
セッサへ発行することを特徴とするプロセッサを提供す
ることにより達成される。このような手段によれば、プ
ロセッサは第一のコプロセッサ命令ではなく依存可能性
表示データに基づいて第一のコプロセッサ命令の制御依
存性を判断するため、プロセッサの構成をコプロセッサ
の種類に依らず決定することができる。
ッサに接続されるプロセッサであって、プロセッサは、
コプロセッサにおける実行を命令する第一のコプロセッ
サ命令が供給されたときに、第一のコプロセッサ命令に
対応する依存可能性表示データに基づいて、第一のコプ
ロセッサ命令がコプロセッサにおいて先に実行される第
二のコプロセッサ命令に対して制御依存性を有する可能
性があると判断した場合には、第二のコプロセッサ命令
の実行が完了した後に第一のコプロセッサ命令をコプロ
セッサへ発行することを特徴とするプロセッサを提供す
ることにより達成される。このような手段によれば、プ
ロセッサは第一のコプロセッサ命令ではなく依存可能性
表示データに基づいて第一のコプロセッサ命令の制御依
存性を判断するため、プロセッサの構成をコプロセッサ
の種類に依らず決定することができる。
【００１４】また、本発明の目的は、コプロセッサに接
続されたプロセッサであって、コプロセッサが第一のコ
プロセッサ命令を実行中であるか否かを示す信号を生成
する信号生成手段と、コプロセッサが第一のコプロセッ
サ命令を実行中であることを示す実行表示信号が信号生
成手段から供給されている場合には、信号生成手段から
実行の完了を示す実行完了信号が供給された時にプロセ
ッサ実行命令を実行する命令実行手段とを備えたことを
特徴とするプロセッサを提供することにより達成され
る。
続されたプロセッサであって、コプロセッサが第一のコ
プロセッサ命令を実行中であるか否かを示す信号を生成
する信号生成手段と、コプロセッサが第一のコプロセッ
サ命令を実行中であることを示す実行表示信号が信号生
成手段から供給されている場合には、信号生成手段から
実行の完了を示す実行完了信号が供給された時にプロセ
ッサ実行命令を実行する命令実行手段とを備えたことを
特徴とするプロセッサを提供することにより達成され
る。
【００１５】また、本発明の目的は、コプロセッサと、
コプロセッサに接続された主プロセッサとを有するプロ
セッサシステムであって、主プロセッサはコプロセッサ
における実行を命令する第一のコプロセッサ命令が供給
されたときに、第一のコプロセッサ命令に対応する依存
可能性表示データに基づいて、第一のコプロセッサ命令
がコプロセッサにおいて先に実行される第二のコプロセ
ッサ命令に対して制御依存性を有する可能性があると判
断した場合には、第二のコプロセッサ命令の実行が完了
した後に第一のコプロセッサ命令をコプロセッサへ発行
することを特徴とするプロセッサシステムを提供するこ
とにより達成される。このような手段によれば、主プロ
セッサは第一のコプロセッサ命令ではなく依存可能性表
示データに基づいて第一のコプロセッサ命令の制御依存
性を判断するため、主プロセッサの構成をコプロセッサ
の種類に依らず決定することができる。
コプロセッサに接続された主プロセッサとを有するプロ
セッサシステムであって、主プロセッサはコプロセッサ
における実行を命令する第一のコプロセッサ命令が供給
されたときに、第一のコプロセッサ命令に対応する依存
可能性表示データに基づいて、第一のコプロセッサ命令
がコプロセッサにおいて先に実行される第二のコプロセ
ッサ命令に対して制御依存性を有する可能性があると判
断した場合には、第二のコプロセッサ命令の実行が完了
した後に第一のコプロセッサ命令をコプロセッサへ発行
することを特徴とするプロセッサシステムを提供するこ
とにより達成される。このような手段によれば、主プロ
セッサは第一のコプロセッサ命令ではなく依存可能性表
示データに基づいて第一のコプロセッサ命令の制御依存
性を判断するため、主プロセッサの構成をコプロセッサ
の種類に依らず決定することができる。
【００１６】さらに本発明の目的は、コプロセッサと、
コプロセッサに接続された主プロセッサとを有するプロ
セッサシステムであって、主プロセッサは、コプロセッ
サが第一のコプロセッサ命令を実行中であるか否かを示
す信号を生成する信号生成手段と、コプロセッサが第一
のコプロセッサ命令を実行中であることを示す実行表示
信号が信号生成手段から供給されている場合には、信号
生成手段から実行の完了を示す実行完了信号が供給され
た時にプロセッサ実行命令を実行する命令実行手段とを
備えたことを特徴とするプロセッサシステムを提供する
ことによっても達成される。
コプロセッサに接続された主プロセッサとを有するプロ
セッサシステムであって、主プロセッサは、コプロセッ
サが第一のコプロセッサ命令を実行中であるか否かを示
す信号を生成する信号生成手段と、コプロセッサが第一
のコプロセッサ命令を実行中であることを示す実行表示
信号が信号生成手段から供給されている場合には、信号
生成手段から実行の完了を示す実行完了信号が供給され
た時にプロセッサ実行命令を実行する命令実行手段とを
備えたことを特徴とするプロセッサシステムを提供する
ことによっても達成される。
【００１７】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。 ［実施の形態１］図５は、本発明の実施の形態１に係る
プロセッサシステムの構成を示す図である。図５に示さ
れるように、このプロセッサシステムは図１に示された
従来のプロセッサシステムに対し、主プロセッサ１５に
含まれたコプロセッサ命令制御部１９の構成が相違する
ものである。
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。 ［実施の形態１］図５は、本発明の実施の形態１に係る
プロセッサシステムの構成を示す図である。図５に示さ
れるように、このプロセッサシステムは図１に示された
従来のプロセッサシステムに対し、主プロセッサ１５に
含まれたコプロセッサ命令制御部１９の構成が相違する
ものである。
【００１８】図６は、図５に示されたコプロセッサ命令
制御部１９と命令実行部７の構成を示す図である。図６
に示されるように、コプロセッサ命令制御部１９は、命
令レジスタ１０１と、リソース判断部１０２と、リソー
スデコード部１０３と、例外判断部１０７と、発行制御
部１０９と、完了制御部１１０と、スコアボード１１２
とを備える。ここで、命令レジスタ１０１は命令フェッ
チ部５に接続され、リソースデコード部１０３は命令レ
ジスタ１０１に接続される。また、リソース判断部１０
２はリソースデコード部１０３に接続される。そして、
例外判断部１０７は命令レジスタ１０１に接続され、発
行制御部１０９は命令レジスタ１０１とリソース判断部
１０２及び例外判断部１０７に接続される。さらに、発
行制御部１０９と完了制御部１１０は共に、コプロセッ
サＣＰＲ０〜ＣＰＲｎとレジスタ９に接続される。ま
た、スコアボード１１２は発行制御部１０９及び完了制
御部１１０とリソース判断部１０２に接続される。な
お、発行制御部１０９はＣＲ１１に接続される。
制御部１９と命令実行部７の構成を示す図である。図６
に示されるように、コプロセッサ命令制御部１９は、命
令レジスタ１０１と、リソース判断部１０２と、リソー
スデコード部１０３と、例外判断部１０７と、発行制御
部１０９と、完了制御部１１０と、スコアボード１１２
とを備える。ここで、命令レジスタ１０１は命令フェッ
チ部５に接続され、リソースデコード部１０３は命令レ
ジスタ１０１に接続される。また、リソース判断部１０
２はリソースデコード部１０３に接続される。そして、
例外判断部１０７は命令レジスタ１０１に接続され、発
行制御部１０９は命令レジスタ１０１とリソース判断部
１０２及び例外判断部１０７に接続される。さらに、発
行制御部１０９と完了制御部１１０は共に、コプロセッ
サＣＰＲ０〜ＣＰＲｎとレジスタ９に接続される。ま
た、スコアボード１１２は発行制御部１０９及び完了制
御部１１０とリソース判断部１０２に接続される。な
お、発行制御部１０９はＣＲ１１に接続される。
【００１９】一方、命令実行部７はデコード部１１６
と、書込制御部１２９と、実行制御部１３１とを備え
る。ここで、デコード部１１６は命令フェッチ部５に接
続され、書込制御部１２９及び実行制御部１３１はレジ
スタ９とデコード部１１６に接続される。なお、書込制
御部１２９はＣＲ１１に接続される。上記のような構成
を有する本実施の形態に係るメモリ１７には、図７に示
された形式を有するコプロセッサ命令が予め記憶され
る。図７に示されたコプロセッサ命令の形式は、図３に
示されたコプロセッサ命令の形式に対して、処理の例外
による制御依存が発生する可能性があるコプロセッサ命
令であるか否かを示すフィールドＥＸＣＥＰがオペラン
ドｎに結合される点で相違する。そして、このフィール
ドＥＸＣＥＰは処理の例外による制御依存が発生する可
能性がある場合には１が記録され、該可能性がない場合
には０があらかじめ記録される。なお上記のように、
「処理の例外による制御依存」とは、例えば０の値で除
算することや浮動小数点を用いた演算においてオーバー
フローを生じるなどという処理の例外を招き演算を継続
できない状況となりうることをいう。
と、書込制御部１２９と、実行制御部１３１とを備え
る。ここで、デコード部１１６は命令フェッチ部５に接
続され、書込制御部１２９及び実行制御部１３１はレジ
スタ９とデコード部１１６に接続される。なお、書込制
御部１２９はＣＲ１１に接続される。上記のような構成
を有する本実施の形態に係るメモリ１７には、図７に示
された形式を有するコプロセッサ命令が予め記憶され
る。図７に示されたコプロセッサ命令の形式は、図３に
示されたコプロセッサ命令の形式に対して、処理の例外
による制御依存が発生する可能性があるコプロセッサ命
令であるか否かを示すフィールドＥＸＣＥＰがオペラン
ドｎに結合される点で相違する。そして、このフィール
ドＥＸＣＥＰは処理の例外による制御依存が発生する可
能性がある場合には１が記録され、該可能性がない場合
には０があらかじめ記録される。なお上記のように、
「処理の例外による制御依存」とは、例えば０の値で除
算することや浮動小数点を用いた演算においてオーバー
フローを生じるなどという処理の例外を招き演算を継続
できない状況となりうることをいう。
【００２０】上記のような形式を有するコプロセッサ命
令が命令フェッチ部５を介してコプロセッサ命令制御部
１９の命令レジスタ１０１へ供給された場合の、コプロ
セッサ命令制御部１９の動作について以下に説明する。
命令レジスタ１０１へ供給されたコプロセッサ命令は、
リソースデコード部１０３により解析される。そして、
リソース判断部１０２は該解析結果とスコアボード１１
２から供給された実行中の命令に対応する発行情報に基
いて、命令フェッチ部５から供給されたコプロセッサ命
令が先に実行されるコプロセッサ命令にデータ依存する
ものか否かを判断し、その判断結果を発行制御部１０９
へ通知する。
令が命令フェッチ部５を介してコプロセッサ命令制御部
１９の命令レジスタ１０１へ供給された場合の、コプロ
セッサ命令制御部１９の動作について以下に説明する。
命令レジスタ１０１へ供給されたコプロセッサ命令は、
リソースデコード部１０３により解析される。そして、
リソース判断部１０２は該解析結果とスコアボード１１
２から供給された実行中の命令に対応する発行情報に基
いて、命令フェッチ部５から供給されたコプロセッサ命
令が先に実行されるコプロセッサ命令にデータ依存する
ものか否かを判断し、その判断結果を発行制御部１０９
へ通知する。
【００２１】一方、例外判断部１０７が、供給されたコ
プロセッサ命令のフィールドＥＸＣＥＰに書き込まれて
いるデータの値は０であると判断した場合には、発行制
御部１０９は命令フェッチ部５から供給されたコプロセ
ッサ命令が先に実行されるコプロセッサ命令とのデータ
依存がないとリソース判断部１０２によって判断される
とき、コプロセッサ命令をＣＲ１１に指定されたコプロ
セッサへ発行信号Ｉｎを通じて発行し、発行情報をスコ
アボード１１２へ書き込む。又逆に、リソース判断部１
０２により該データ依存があると判断される場合には、
発行制御部１０９は依存しているコプロセッサ命令の完
了を待った後、コプロセッサ命令をＣＲ１１にて指定さ
れたコプロセッサへ発行信号Ｉｎを通じて発行し、発行
情報をスコアボード１１２へ書き込む。
プロセッサ命令のフィールドＥＸＣＥＰに書き込まれて
いるデータの値は０であると判断した場合には、発行制
御部１０９は命令フェッチ部５から供給されたコプロセ
ッサ命令が先に実行されるコプロセッサ命令とのデータ
依存がないとリソース判断部１０２によって判断される
とき、コプロセッサ命令をＣＲ１１に指定されたコプロ
セッサへ発行信号Ｉｎを通じて発行し、発行情報をスコ
アボード１１２へ書き込む。又逆に、リソース判断部１
０２により該データ依存があると判断される場合には、
発行制御部１０９は依存しているコプロセッサ命令の完
了を待った後、コプロセッサ命令をＣＲ１１にて指定さ
れたコプロセッサへ発行信号Ｉｎを通じて発行し、発行
情報をスコアボード１１２へ書き込む。
【００２２】一方、供給されたコプロセッサ命令のフィ
ールドＥＸＣＥＰが１の場合には、発行制御部１０９は
常に、先に実行されているコプロセッサ命令の完了を待
った後、コプロセッサ命令をＣＲ１１にて指定されたコ
プロセッサへ発行信号Ｉｎを通じて発行し、発行情報を
スコアボード１１２へ書き込む。このように本実施の形
態に係るコプロセッサ命令制御部１９においては、先に
実行される命令に関する情報ではなく、コプロセッサ命
令のフィールドＥＸＣＥＰに書き込まれた情報によりコ
プロセッサ命令の発行タイミングを決定するため、スコ
アボード１１２等から例外判断部１０への配線が不要に
なると共に、フラグ検出部１０５より回路規模の大きな
例外デコード部１０４も不要になる。
ールドＥＸＣＥＰが１の場合には、発行制御部１０９は
常に、先に実行されているコプロセッサ命令の完了を待
った後、コプロセッサ命令をＣＲ１１にて指定されたコ
プロセッサへ発行信号Ｉｎを通じて発行し、発行情報を
スコアボード１１２へ書き込む。このように本実施の形
態に係るコプロセッサ命令制御部１９においては、先に
実行される命令に関する情報ではなく、コプロセッサ命
令のフィールドＥＸＣＥＰに書き込まれた情報によりコ
プロセッサ命令の発行タイミングを決定するため、スコ
アボード１１２等から例外判断部１０への配線が不要に
なると共に、フラグ検出部１０５より回路規模の大きな
例外デコード部１０４も不要になる。
【００２３】従って、本実施の形態１に係るプロセッサ
システムによれば、回路規模を小さくできると共に、主
プロセッサ１５は供給されたコプロセッサ命令に含まれ
る命令コードを読みだすことによらず、オペランドｎに
結合したフィールドＥＸＣＥＰに記録された情報により
コプロセッサ命令の発行タイミングを決定するため、メ
モリ１７から供給されるコプロセッサ命令の種類によら
ず効率的な命令発行動作を実現することができる。 ［実施の形態２］図８は、本発明の実施の形態２に係る
プロセッサシステムの構成を示す図である。図８に示さ
れるように、このプロセッサシステムは図１に示された
従来のプロセッサシステムに対し、主プロセッサ２１に
含まれた命令フェッチ部２４やコプロセッサ命令制御部
２５や命令実行部２７の構成が相違し、命令実行部２７
に接続されたフラグ２９をさらに備えたものである。
システムによれば、回路規模を小さくできると共に、主
プロセッサ１５は供給されたコプロセッサ命令に含まれ
る命令コードを読みだすことによらず、オペランドｎに
結合したフィールドＥＸＣＥＰに記録された情報により
コプロセッサ命令の発行タイミングを決定するため、メ
モリ１７から供給されるコプロセッサ命令の種類によら
ず効率的な命令発行動作を実現することができる。 ［実施の形態２］図８は、本発明の実施の形態２に係る
プロセッサシステムの構成を示す図である。図８に示さ
れるように、このプロセッサシステムは図１に示された
従来のプロセッサシステムに対し、主プロセッサ２１に
含まれた命令フェッチ部２４やコプロセッサ命令制御部
２５や命令実行部２７の構成が相違し、命令実行部２７
に接続されたフラグ２９をさらに備えたものである。
【００２４】また、図９は図８に示されたコプロセッサ
命令制御部２５と命令実行部２７の構成を示す図であ
る。図９に示されるように、コプロセッサ命令制御部２
５及び命令実行部２７はそれぞれ図６に示されたコプロ
セッサ命令制御部１９及び命令実行部７と同様な構成を
有するが、コプロセッサ命令制御部２５はフラグ２９に
接続された例外判断部１０８を備え、命令実行部２７は
デコード部１１７及びレジスタ２６に接続されフラグ２
９への書き込みを制御するフラグ書込制御部１３３をさ
らに備える点で相違する。
命令制御部２５と命令実行部２７の構成を示す図であ
る。図９に示されるように、コプロセッサ命令制御部２
５及び命令実行部２７はそれぞれ図６に示されたコプロ
セッサ命令制御部１９及び命令実行部７と同様な構成を
有するが、コプロセッサ命令制御部２５はフラグ２９に
接続された例外判断部１０８を備え、命令実行部２７は
デコード部１１７及びレジスタ２６に接続されフラグ２
９への書き込みを制御するフラグ書込制御部１３３をさ
らに備える点で相違する。
【００２５】以下に、図１に示された従来のプロセッサ
システムと相違する点について詳しく説明する。まず、
本実施の形態に係るメモリ２３には、図４に示された形
式と同様の形式を有しフラグ２９を書き換える命令も予
め記憶される。なお、この場合には図４に示されたオペ
ランド１には、フラグ２９への書込み値（０または１）
を保持するレジスタ２６内の記憶部の番号が記録され
る。また、命令フェッチ部２４はフラグ２９の値を書き
換える上記命令を読み出した場合にはその命令を命令実
行部２７へ供給し、命令実行部２７に含まれたフラグ書
込制御部１３３は該命令を受領してフラグ２９の値を書
き換える。
システムと相違する点について詳しく説明する。まず、
本実施の形態に係るメモリ２３には、図４に示された形
式と同様の形式を有しフラグ２９を書き換える命令も予
め記憶される。なお、この場合には図４に示されたオペ
ランド１には、フラグ２９への書込み値（０または１）
を保持するレジスタ２６内の記憶部の番号が記録され
る。また、命令フェッチ部２４はフラグ２９の値を書き
換える上記命令を読み出した場合にはその命令を命令実
行部２７へ供給し、命令実行部２７に含まれたフラグ書
込制御部１３３は該命令を受領してフラグ２９の値を書
き換える。
【００２６】また、命令実行部２７に接続されたフラグ
２９は、主プロセッサ２１よりコプロセッサＣＰＲ０〜
ＣＰＲｎへ処理の例外による制御依存が発生する可能性
があるコプロセッサ命令を発行することを示すものであ
り、処理の例外による制御依存が発生する可能性がある
コプロセッサ命令を発行する場合には予め命令実行部２
７に含まれたフラグ書込制御部１３３により１が設定さ
れ、処理の例外による制御依存が発生する可能性がある
コプロセッサ命令を発行しない場合には予め命令実行部
２７に含まれたフラグ書込制御部１３３により０が設定
される。
２９は、主プロセッサ２１よりコプロセッサＣＰＲ０〜
ＣＰＲｎへ処理の例外による制御依存が発生する可能性
があるコプロセッサ命令を発行することを示すものであ
り、処理の例外による制御依存が発生する可能性がある
コプロセッサ命令を発行する場合には予め命令実行部２
７に含まれたフラグ書込制御部１３３により１が設定さ
れ、処理の例外による制御依存が発生する可能性がある
コプロセッサ命令を発行しない場合には予め命令実行部
２７に含まれたフラグ書込制御部１３３により０が設定
される。
【００２７】また、コプロセッサ命令制御部２５の動作
について以下に説明する。供給されたコプロセッサ命令
を発行する際、例外判断部１０８によりフラグ２９が０
と判断された場合には、命令フェッチ部２４から供給さ
れたコプロセッサ命令が先に実行されるコプロセッサ命
令とのデータ依存がない場合に、発行制御部１０９はコ
プロセッサ命令をＣＲ１１に指定されたコプロセッサへ
発行信号Ｉｎを通じて発行し、発行情報をスコアボード
１１２へ書き込む。又逆に該データ依存があると発行制
御部１０９により判断される場合には、依存しているコ
プロセッサ命令の完了を待った後、コプロセッサ命令を
ＣＲ１１にて指定されたコプロセッサへ発行信号Ｉｎを
通じて発行し、発行情報をスコアボード１１２へ書き込
む。
について以下に説明する。供給されたコプロセッサ命令
を発行する際、例外判断部１０８によりフラグ２９が０
と判断された場合には、命令フェッチ部２４から供給さ
れたコプロセッサ命令が先に実行されるコプロセッサ命
令とのデータ依存がない場合に、発行制御部１０９はコ
プロセッサ命令をＣＲ１１に指定されたコプロセッサへ
発行信号Ｉｎを通じて発行し、発行情報をスコアボード
１１２へ書き込む。又逆に該データ依存があると発行制
御部１０９により判断される場合には、依存しているコ
プロセッサ命令の完了を待った後、コプロセッサ命令を
ＣＲ１１にて指定されたコプロセッサへ発行信号Ｉｎを
通じて発行し、発行情報をスコアボード１１２へ書き込
む。
【００２８】一方、供給されたコプロセッサ命令を発行
する際、例外判断部１０８によりフラグ２９が１と判断
された場合には、常に、先に実行されているコプロセッ
サ命令の完了を待った後、発行制御部１０９はコプロセ
ッサ命令をＣＲ１１にて指定されたコプロセッサへ発行
信号Ｉｎを通じて発行し、発行情報をスコアボード１１
２へ書き込む。
する際、例外判断部１０８によりフラグ２９が１と判断
された場合には、常に、先に実行されているコプロセッ
サ命令の完了を待った後、発行制御部１０９はコプロセ
ッサ命令をＣＲ１１にて指定されたコプロセッサへ発行
信号Ｉｎを通じて発行し、発行情報をスコアボード１１
２へ書き込む。
【００２９】以上より本実施の形態２に係るプロセッサ
システムによっても、主プロセッサ２１は供給されたコ
プロセッサ命令に含まれる命令コードを読みだすことに
よらずフラグ２９の値によりコプロセッサ命令の発行タ
イミングを決定するため、メモリ２３から供給されるコ
プロセッサ命令の種類によらず効率的な命令発行動作を
実現することができる。 ［実施の形態３］図１０は、本発明の実施の形態３に係
るプロセッサシステムの構成を示す図である。図１０に
示されるように、このプロセッサシステムは図８に示さ
れた実施の形態２に係るプロセッサシステムと同様な構
成を有するが、主プロセッサ２１に含まれた命令フェッ
チ部３４やコプロセッサ命令制御部３５や命令実行部３
７の構成が相違し、命令実行部３７に直列接続されると
共にそれぞれのコプロセッサＣＰＲ０〜ＣＰＲｎに対応
して設けられたｎ個のフラグを備えたものである。
システムによっても、主プロセッサ２１は供給されたコ
プロセッサ命令に含まれる命令コードを読みだすことに
よらずフラグ２９の値によりコプロセッサ命令の発行タ
イミングを決定するため、メモリ２３から供給されるコ
プロセッサ命令の種類によらず効率的な命令発行動作を
実現することができる。 ［実施の形態３］図１０は、本発明の実施の形態３に係
るプロセッサシステムの構成を示す図である。図１０に
示されるように、このプロセッサシステムは図８に示さ
れた実施の形態２に係るプロセッサシステムと同様な構
成を有するが、主プロセッサ２１に含まれた命令フェッ
チ部３４やコプロセッサ命令制御部３５や命令実行部３
７の構成が相違し、命令実行部３７に直列接続されると
共にそれぞれのコプロセッサＣＰＲ０〜ＣＰＲｎに対応
して設けられたｎ個のフラグを備えたものである。
【００３０】また、図１１は図１０に示されたコプロセ
ッサ命令制御部３５と命令実行部３７の構成を示す図で
ある。図１１に示されるように、コプロセッサ命令制御
部３５及び命令実行部３７はそれぞれ図９に示されたコ
プロセッサ命令制御部２５及び命令実行部２７と同様な
構成を有するが、コプロセッサ命令制御部３５はフラグ
０からフラグｎに接続された例外判断部１０８を備え、
命令実行部３７はデコード部１１８及びレジスタ３６に
接続されフラグ０からフラグｎへの書き込みを制御する
フラグ書込制御部１３４を備える点で相違する。
ッサ命令制御部３５と命令実行部３７の構成を示す図で
ある。図１１に示されるように、コプロセッサ命令制御
部３５及び命令実行部３７はそれぞれ図９に示されたコ
プロセッサ命令制御部２５及び命令実行部２７と同様な
構成を有するが、コプロセッサ命令制御部３５はフラグ
０からフラグｎに接続された例外判断部１０８を備え、
命令実行部３７はデコード部１１８及びレジスタ３６に
接続されフラグ０からフラグｎへの書き込みを制御する
フラグ書込制御部１３４を備える点で相違する。
【００３１】以下に、図８に示された実施の形態２に係
るプロセッサシステムと相違する点について詳しく説明
する。まず、本実施の形態に係るメモリ３３には、図１
２に示された形式を有しフラグ０からフラグｎのうち少
なくとも一つを書き換える命令も予め記憶される。な
お、図１２に示されたオペランド１には、０又は１の書
込み値を書込むフラグを指定する番号が記録され、オペ
ランド２にはオペランド１において指定したフラグへの
書込み値（０または１）を保持するレジスタ３６内の記
憶部の番号が記録される。また、命令フェッチ部３４は
所定のフラグを書き換える上記命令を読み出した場合に
は、その命令を命令実行部３７へ供給し、フラグ書込制
御部１３４は該命令を受領して該命令のオペランド２に
おいて指定されたレジスタ３６内の所定の記憶部に格納
されている書込み値を、オペランド１において指定され
た所定のフラグに書込む。
るプロセッサシステムと相違する点について詳しく説明
する。まず、本実施の形態に係るメモリ３３には、図１
２に示された形式を有しフラグ０からフラグｎのうち少
なくとも一つを書き換える命令も予め記憶される。な
お、図１２に示されたオペランド１には、０又は１の書
込み値を書込むフラグを指定する番号が記録され、オペ
ランド２にはオペランド１において指定したフラグへの
書込み値（０または１）を保持するレジスタ３６内の記
憶部の番号が記録される。また、命令フェッチ部３４は
所定のフラグを書き換える上記命令を読み出した場合に
は、その命令を命令実行部３７へ供給し、フラグ書込制
御部１３４は該命令を受領して該命令のオペランド２に
おいて指定されたレジスタ３６内の所定の記憶部に格納
されている書込み値を、オペランド１において指定され
た所定のフラグに書込む。
【００３２】また、命令実行部３７に直列接続されたｎ
個のフラグは、対応するコプロセッサＣＰＲ０〜ＣＰＲ
ｎに対して、主プロセッサ３１よりコプロセッサＣＰＲ
０〜ＣＰＲｎへ処理の例外による制御依存が発生する可
能性があるコプロセッサ命令を発行することを示すもの
であり、処理の例外による制御依存が発生する可能性が
あるコプロセッサ命令を発行する場合には予め命令実行
部３７のフラグ書込制御部１３４により１が設定され、
処理の例外による制御依存が発生する可能性があるコプ
ロセッサ命令を発行しない場合には予め命令実行部３７
のフラグ書込制御部１３４により０が設定される。
個のフラグは、対応するコプロセッサＣＰＲ０〜ＣＰＲ
ｎに対して、主プロセッサ３１よりコプロセッサＣＰＲ
０〜ＣＰＲｎへ処理の例外による制御依存が発生する可
能性があるコプロセッサ命令を発行することを示すもの
であり、処理の例外による制御依存が発生する可能性が
あるコプロセッサ命令を発行する場合には予め命令実行
部３７のフラグ書込制御部１３４により１が設定され、
処理の例外による制御依存が発生する可能性があるコプ
ロセッサ命令を発行しない場合には予め命令実行部３７
のフラグ書込制御部１３４により０が設定される。
【００３３】また、コプロセッサ命令制御部３５の動作
について以下に説明する。供給されたコプロセッサ命令
を発行する際、例外判断部１０８により該コプロセッサ
命令が実行されるコプロセッサに対応するフラグが０で
あると判断される場合には、命令フェッチ部３４から供
給されたコプロセッサ命令が、該コプロセッサにおいて
先に実行されるコプロセッサ命令とのデータ依存がない
場合に、発行制御部１０９はコプロセッサ命令をＣＲ１
１に指定されたコプロセッサへ発行信号Ｉｎを通じて発
行し、発行情報をスコアボード１１２へ書き込む。又逆
に該データ依存がある場合には、発行制御部１０９は依
存しているコプロセッサ命令の完了を待った後、コプロ
セッサ命令をＣＲ１１にて指定されたコプロセッサへ発
行信号Ｉｎを通じて発行し、発行情報をスコアボード１
１２へ書き込む。
について以下に説明する。供給されたコプロセッサ命令
を発行する際、例外判断部１０８により該コプロセッサ
命令が実行されるコプロセッサに対応するフラグが０で
あると判断される場合には、命令フェッチ部３４から供
給されたコプロセッサ命令が、該コプロセッサにおいて
先に実行されるコプロセッサ命令とのデータ依存がない
場合に、発行制御部１０９はコプロセッサ命令をＣＲ１
１に指定されたコプロセッサへ発行信号Ｉｎを通じて発
行し、発行情報をスコアボード１１２へ書き込む。又逆
に該データ依存がある場合には、発行制御部１０９は依
存しているコプロセッサ命令の完了を待った後、コプロ
セッサ命令をＣＲ１１にて指定されたコプロセッサへ発
行信号Ｉｎを通じて発行し、発行情報をスコアボード１
１２へ書き込む。
【００３４】一方、供給されたコプロセッサ命令を発行
する際、例外判断部１０８により該コプロセッサ命令が
実行されるコプロセッサに対応するフラグが１であると
判断される場合には、発行制御部１０９は常に、該コプ
ロセッサにおいて先に実行されているコプロセッサ命令
の完了を待った後、コプロセッサ命令を該コプロセッサ
へ発行信号Ｉｎを通じて発行し、発行情報をスコアボー
ド１１２へ書き込む。
する際、例外判断部１０８により該コプロセッサ命令が
実行されるコプロセッサに対応するフラグが１であると
判断される場合には、発行制御部１０９は常に、該コプ
ロセッサにおいて先に実行されているコプロセッサ命令
の完了を待った後、コプロセッサ命令を該コプロセッサ
へ発行信号Ｉｎを通じて発行し、発行情報をスコアボー
ド１１２へ書き込む。
【００３５】以上より本実施の形態３に係るプロセッサ
システムによれば、上記実施の形態２に係るプロセッサ
システムと同様な効果を奏すると共に、さらに主プロセ
ッサ３１は個々のコプロセッサＣＰＲ０〜ＣＰＲｎ毎
に、これから実行するコプロセッサ命令の制御依存性を
判断するため、他のコプロセッサで実行されるコプロセ
ッサ命令の発行を待つことなくコプロセッサ命令が発行
される。従って、コプロセッサ命令をコプロセッサＣＰ
Ｒ０〜ＣＰＲｎへより効率的に発行することができる。 ［実施の形態４］図１３は、本発明の実施の形態４に係
るプロセッサシステムの構成を示す図である。図１３に
示されるように、このプロセッサシステムは図５に示さ
れた実施の形態１に係るプロセッサシステムと同様な構
成を有するが、主プロセッサ４１に含まれた命令フェッ
チ部４４やコプロセッサ命令制御部４５や命令実行部４
７の構成が相違するものである。
システムによれば、上記実施の形態２に係るプロセッサ
システムと同様な効果を奏すると共に、さらに主プロセ
ッサ３１は個々のコプロセッサＣＰＲ０〜ＣＰＲｎ毎
に、これから実行するコプロセッサ命令の制御依存性を
判断するため、他のコプロセッサで実行されるコプロセ
ッサ命令の発行を待つことなくコプロセッサ命令が発行
される。従って、コプロセッサ命令をコプロセッサＣＰ
Ｒ０〜ＣＰＲｎへより効率的に発行することができる。 ［実施の形態４］図１３は、本発明の実施の形態４に係
るプロセッサシステムの構成を示す図である。図１３に
示されるように、このプロセッサシステムは図５に示さ
れた実施の形態１に係るプロセッサシステムと同様な構
成を有するが、主プロセッサ４１に含まれた命令フェッ
チ部４４やコプロセッサ命令制御部４５や命令実行部４
７の構成が相違するものである。
【００３６】また、図１４は図１３に示されたコプロセ
ッサ命令制御部４５と命令実行部４７の構成を示す図で
ある。図１４に示されるように、コプロセッサ命令制御
部４５及び命令実行部４７はそれぞれ図６に示されたコ
プロセッサ命令制御部１９及び命令実行部７と同様な構
成を有するが、命令実行部４７はデコード部１１９に接
続された同期制御部１３５をさらに備え、コプロセッサ
命令制御部４５は同期制御部１３５に接続されたスコア
ボード１１２を備える点で相違する。
ッサ命令制御部４５と命令実行部４７の構成を示す図で
ある。図１４に示されるように、コプロセッサ命令制御
部４５及び命令実行部４７はそれぞれ図６に示されたコ
プロセッサ命令制御部１９及び命令実行部７と同様な構
成を有するが、命令実行部４７はデコード部１１９に接
続された同期制御部１３５をさらに備え、コプロセッサ
命令制御部４５は同期制御部１３５に接続されたスコア
ボード１１２を備える点で相違する。
【００３７】以下に、図５に示された上記実施の形態１
に係るプロセッサシステムと相違する点について詳しく
説明する。まず、本実施の形態に係るメモリ４３には、
図１５に示された形式を有し実行中のコプロセッサ命令
の実行完了を待つ命令も予め記憶される。また、命令フ
ェッチ部４４は実行中のコプロセッサ命令の実行完了を
待つ上記命令を読み出した場合にはその命令を命令実行
部４７へ供給し、命令実行部４７の同期制御部１３５は
該命令を受領したときコプロセッサ命令制御部４５のス
コアボード１１３から０の値を有する信号busyが供給さ
れていれば、次のプロセッサ実行命令を実行する。一
方、命令実行部４７の同期制御部１３５は上記命令を受
領したときコプロセッサ命令制御部４５のスコアボード
１１３から１の値を有する信号busyが供給されていれ
ば、信号busyが０となった時点で、該プロセッサ実行命
令を実行し完了させる。
に係るプロセッサシステムと相違する点について詳しく
説明する。まず、本実施の形態に係るメモリ４３には、
図１５に示された形式を有し実行中のコプロセッサ命令
の実行完了を待つ命令も予め記憶される。また、命令フ
ェッチ部４４は実行中のコプロセッサ命令の実行完了を
待つ上記命令を読み出した場合にはその命令を命令実行
部４７へ供給し、命令実行部４７の同期制御部１３５は
該命令を受領したときコプロセッサ命令制御部４５のス
コアボード１１３から０の値を有する信号busyが供給さ
れていれば、次のプロセッサ実行命令を実行する。一
方、命令実行部４７の同期制御部１３５は上記命令を受
領したときコプロセッサ命令制御部４５のスコアボード
１１３から１の値を有する信号busyが供給されていれ
ば、信号busyが０となった時点で、該プロセッサ実行命
令を実行し完了させる。
【００３８】また、コプロセッサ命令制御部４５のスコ
アボード１１３は、いずれかのコプロセッサがコプロセ
ッサ命令を実行中である場合には１の値を有する信号bu
syを命令実行部４７の同期制御部１３５へ供給し、いず
れのコプロセッサにおいてもコプロセッサ命令を実行中
でない場合には０の値を有する信号busyを命令実行部４
７の同期制御部１３５へ供給する。
アボード１１３は、いずれかのコプロセッサがコプロセ
ッサ命令を実行中である場合には１の値を有する信号bu
syを命令実行部４７の同期制御部１３５へ供給し、いず
れのコプロセッサにおいてもコプロセッサ命令を実行中
でない場合には０の値を有する信号busyを命令実行部４
７の同期制御部１３５へ供給する。
【００３９】以上より本実施の形態４に係るプロセッサ
システムによっても、主プロセッサ４１は供給されたコ
プロセッサ命令に含まれる命令コードを読みだすことに
よらず、現在いずれかのコプロセッサがコプロセッサ命
令を実行中であるか否かを示す信号busyに応じてプロセ
ッサ実行命令を実行しコプロセッサ命令の発行タイミン
グを決定するため、メモリ４３から供給されるコプロセ
ッサ命令の種類によらず効率的な命令発行動作を実現す
ることができる。 ［実施の形態５］図１６は、本発明の実施の形態５に係
るプロセッサシステムの構成を示す図である。図１６に
示されるように、このプロセッサシステムは図１３に示
された実施の形態４に係るプロセッサシステムと同様な
構成を有するが、主プロセッサ５１に含まれた命令フェ
ッチ部５４、コプロセッサ命令制御部５５、命令実行部
５７の構成が相違し、さらにフラグ２９を備えたもので
ある。なお、このフラグ２９は図８に示された実施の形
態２に係るフラグ２９と同じものである。
システムによっても、主プロセッサ４１は供給されたコ
プロセッサ命令に含まれる命令コードを読みだすことに
よらず、現在いずれかのコプロセッサがコプロセッサ命
令を実行中であるか否かを示す信号busyに応じてプロセ
ッサ実行命令を実行しコプロセッサ命令の発行タイミン
グを決定するため、メモリ４３から供給されるコプロセ
ッサ命令の種類によらず効率的な命令発行動作を実現す
ることができる。 ［実施の形態５］図１６は、本発明の実施の形態５に係
るプロセッサシステムの構成を示す図である。図１６に
示されるように、このプロセッサシステムは図１３に示
された実施の形態４に係るプロセッサシステムと同様な
構成を有するが、主プロセッサ５１に含まれた命令フェ
ッチ部５４、コプロセッサ命令制御部５５、命令実行部
５７の構成が相違し、さらにフラグ２９を備えたもので
ある。なお、このフラグ２９は図８に示された実施の形
態２に係るフラグ２９と同じものである。
【００４０】また、図１７は図１６に示されたコプロセ
ッサ命令制御部５５と命令実行部５７の構成を示す図で
ある。図１７に示されるように、コプロセッサ命令制御
部５５及び命令実行部５７はそれぞれ図１４に示された
コプロセッサ命令制御部４５及び命令実行部４７と同様
な構成を有するが、コプロセッサ命令制御部５５はフラ
グ２９に接続された例外判断部１０８を備え、命令実行
部４７はデコード部１２０及びレジスタ２６に接続され
フラグ２９への書き込みを制御するフラグ書込制御部１
３３を備える点で相違する。
ッサ命令制御部５５と命令実行部５７の構成を示す図で
ある。図１７に示されるように、コプロセッサ命令制御
部５５及び命令実行部５７はそれぞれ図１４に示された
コプロセッサ命令制御部４５及び命令実行部４７と同様
な構成を有するが、コプロセッサ命令制御部５５はフラ
グ２９に接続された例外判断部１０８を備え、命令実行
部４７はデコード部１２０及びレジスタ２６に接続され
フラグ２９への書き込みを制御するフラグ書込制御部１
３３を備える点で相違する。
【００４１】従って、本実施の形態５に係るプロセッサ
システムは、上記実施の形態２に係るプロセッサシステ
ムと実施の形態４に係るプロセッサシステムの両方の機
能を有するものである。すなわち、コプロセッサ命令制
御部５５の発行制御部１０９は供給されたコプロセッサ
命令を発行する際フラグ２９が０の場合には、命令フェ
ッチ部５４から供給されたコプロセッサ命令が先に実行
されるコプロセッサ命令とのデータ依存がない場合に、
コプロセッサ命令をＣＲ１１に指定されたコプロセッサ
へ発行信号Ｉｎを通じて発行し、発行情報をスコアボー
ド１１３へ書き込む。又逆に該データ依存がある場合に
は、依存しているコプロセッサ命令の完了を待った後、
コプロセッサ命令をＣＲ１１にて指定されたコプロセッ
サへ発行信号Ｉｎを通じて発行し、発行情報をスコアボ
ード１１３へ書き込む。
システムは、上記実施の形態２に係るプロセッサシステ
ムと実施の形態４に係るプロセッサシステムの両方の機
能を有するものである。すなわち、コプロセッサ命令制
御部５５の発行制御部１０９は供給されたコプロセッサ
命令を発行する際フラグ２９が０の場合には、命令フェ
ッチ部５４から供給されたコプロセッサ命令が先に実行
されるコプロセッサ命令とのデータ依存がない場合に、
コプロセッサ命令をＣＲ１１に指定されたコプロセッサ
へ発行信号Ｉｎを通じて発行し、発行情報をスコアボー
ド１１３へ書き込む。又逆に該データ依存がある場合に
は、依存しているコプロセッサ命令の完了を待った後、
コプロセッサ命令をＣＲ１１にて指定されたコプロセッ
サへ発行信号Ｉｎを通じて発行し、発行情報をスコアボ
ード１１３へ書き込む。
【００４２】一方、供給されたコプロセッサ命令を発行
する際フラグ２９が１の場合には、常に、先に実行され
ているコプロセッサ命令の完了を待った後、コプロセッ
サ命令をＣＲ１１にて指定されたコプロセッサへ発行信
号Ｉｎを通じて発行し、発行情報をスコアボード１１３
へ書き込む。このときコプロセッサ命令制御部５５は、
コプロセッサがコプロセッサ命令を実行中である場合に
は１の値を有する信号busyを命令実行部５７へ供給し、
コプロセッサがコプロセッサ命令を実行中でない場合に
は０の値を有する信号busyを命令実行部５７へ供給す
る。
する際フラグ２９が１の場合には、常に、先に実行され
ているコプロセッサ命令の完了を待った後、コプロセッ
サ命令をＣＲ１１にて指定されたコプロセッサへ発行信
号Ｉｎを通じて発行し、発行情報をスコアボード１１３
へ書き込む。このときコプロセッサ命令制御部５５は、
コプロセッサがコプロセッサ命令を実行中である場合に
は１の値を有する信号busyを命令実行部５７へ供給し、
コプロセッサがコプロセッサ命令を実行中でない場合に
は０の値を有する信号busyを命令実行部５７へ供給す
る。
【００４３】そして、命令実行部５７は実行中のコプロ
セッサ命令の実行完了を待つ命令を受領したときコプロ
セッサ命令制御部５５から０の値を有する信号busyが供
給されていれば、次のプロセッサ実行命令を実行する。
一方、命令実行部５７は上記命令を受領したときコプロ
セッサ命令制御部５５から１の値を有する信号busyが供
給されていれば、信号busyが０となった時点で、該プロ
セッサ実行命令を実行し完了させる。
セッサ命令の実行完了を待つ命令を受領したときコプロ
セッサ命令制御部５５から０の値を有する信号busyが供
給されていれば、次のプロセッサ実行命令を実行する。
一方、命令実行部５７は上記命令を受領したときコプロ
セッサ命令制御部５５から１の値を有する信号busyが供
給されていれば、信号busyが０となった時点で、該プロ
セッサ実行命令を実行し完了させる。
【００４４】以上より本実施の形態５に係るプロセッサ
システムによれば、主プロセッサ５１は供給されたコプ
ロセッサ命令に含まれる命令コードを読みだすことによ
らずフラグ２９の値及び現在コプロセッサ命令を実行中
であるか否かを示す信号busyに応じてコプロセッサ命令
の発行タイミングを決定するため、メモリ５３から供給
されるコプロセッサ命令の種類によらず効率的な命令発
行動作を実現することができる。 ［実施の形態６］図１８は、本発明の実施の形態６に係
るプロセッサシステムの構成を示す図である。図１８に
示されるように、このプロセッサシステムは図１６に示
された実施の形態５に係るプロセッサシステムと同様な
構成を有するが、主プロセッサ６１に含まれた命令フェ
ッチ部６４、コプロセッサ命令制御部６５、命令実行部
６７やレジスタ６６の構成が相違し、さらに複数のフラ
グ０からフラグｎを備えたものである。なお、この複数
のフラグは図１０に示された実施の形態３に係る複数の
フラグ０からフラグｎと同じものである。
システムによれば、主プロセッサ５１は供給されたコプ
ロセッサ命令に含まれる命令コードを読みだすことによ
らずフラグ２９の値及び現在コプロセッサ命令を実行中
であるか否かを示す信号busyに応じてコプロセッサ命令
の発行タイミングを決定するため、メモリ５３から供給
されるコプロセッサ命令の種類によらず効率的な命令発
行動作を実現することができる。 ［実施の形態６］図１８は、本発明の実施の形態６に係
るプロセッサシステムの構成を示す図である。図１８に
示されるように、このプロセッサシステムは図１６に示
された実施の形態５に係るプロセッサシステムと同様な
構成を有するが、主プロセッサ６１に含まれた命令フェ
ッチ部６４、コプロセッサ命令制御部６５、命令実行部
６７やレジスタ６６の構成が相違し、さらに複数のフラ
グ０からフラグｎを備えたものである。なお、この複数
のフラグは図１０に示された実施の形態３に係る複数の
フラグ０からフラグｎと同じものである。
【００４５】また、図１９は図１８に示されたコプロセ
ッサ命令制御部６５と命令実行部６７の構成を示す図で
ある。図１９に示されるように、コプロセッサ命令制御
部６５及び命令実行部６７はそれぞれ図１７に示された
コプロセッサ命令制御部５５及び命令実行部５７と同様
な構成を有するが、コプロセッサ命令制御部６５はフラ
グ０からフラグｎに接続された例外判断部１０８を備
え、命令実行部６７はデコード部１２１及びレジスタ６
６に接続されフラグ０からフラグｎへの書き込みを制御
するフラグ書込制御部１３４を備える点で相違する。
ッサ命令制御部６５と命令実行部６７の構成を示す図で
ある。図１９に示されるように、コプロセッサ命令制御
部６５及び命令実行部６７はそれぞれ図１７に示された
コプロセッサ命令制御部５５及び命令実行部５７と同様
な構成を有するが、コプロセッサ命令制御部６５はフラ
グ０からフラグｎに接続された例外判断部１０８を備
え、命令実行部６７はデコード部１２１及びレジスタ６
６に接続されフラグ０からフラグｎへの書き込みを制御
するフラグ書込制御部１３４を備える点で相違する。
【００４６】従って、本実施の形態６に係るプロセッサ
システムは、上記実施の形態３に係るプロセッサシステ
ムと実施の形態４に係るプロセッサシステムの両方の機
能を有するものである。そして、このような構成を有す
るプロセッサシステムによれば、主プロセッサ６１は個
々のコプロセッサＣＰＲ０〜ＣＰＲｎ毎に、これから実
行するコプロセッサ命令の制御依存性を判断し、他のコ
プロセッサで実行されるコプロセッサ命令の発行を待つ
ことなくコプロセッサ命令を発行するため、コプロセッ
サ命令をコプロセッサＣＰＲ０〜ＣＰＲｎへ効率的に発
行することができる。
システムは、上記実施の形態３に係るプロセッサシステ
ムと実施の形態４に係るプロセッサシステムの両方の機
能を有するものである。そして、このような構成を有す
るプロセッサシステムによれば、主プロセッサ６１は個
々のコプロセッサＣＰＲ０〜ＣＰＲｎ毎に、これから実
行するコプロセッサ命令の制御依存性を判断し、他のコ
プロセッサで実行されるコプロセッサ命令の発行を待つ
ことなくコプロセッサ命令を発行するため、コプロセッ
サ命令をコプロセッサＣＰＲ０〜ＣＰＲｎへ効率的に発
行することができる。
【００４７】また、主プロセッサ６１は供給されたコプ
ロセッサ命令に含まれる命令コードを読みだすことによ
らず現在コプロセッサ命令を実行中であるか否かを示す
信号busyに応じてコプロセッサ命令の発行タイミングを
決定するため、メモリ６３から供給されるコプロセッサ
命令の種類によらず効率的な命令発行動作を実現するこ
ともできる。 ［実施の形態７］図２０は、本発明の実施の形態７に係
るプロセッサシステムの構成を示す図である。図２０に
示されるように、このプロセッサシステムは図１３に示
された実施の形態４に係るプロセッサシステムと同様な
構成を有するが、主プロセッサ７１に含まれた命令フェ
ッチ部７４やコプロセッサ命令制御部７５や命令実行部
７７の構成が相違するものである。
ロセッサ命令に含まれる命令コードを読みだすことによ
らず現在コプロセッサ命令を実行中であるか否かを示す
信号busyに応じてコプロセッサ命令の発行タイミングを
決定するため、メモリ６３から供給されるコプロセッサ
命令の種類によらず効率的な命令発行動作を実現するこ
ともできる。 ［実施の形態７］図２０は、本発明の実施の形態７に係
るプロセッサシステムの構成を示す図である。図２０に
示されるように、このプロセッサシステムは図１３に示
された実施の形態４に係るプロセッサシステムと同様な
構成を有するが、主プロセッサ７１に含まれた命令フェ
ッチ部７４やコプロセッサ命令制御部７５や命令実行部
７７の構成が相違するものである。
【００４８】また、図２１は図２０に示されたコプロセ
ッサ命令制御部７５と命令実行部７７の構成を示す図で
ある。図２１に示されるように、コプロセッサ命令制御
部７５及び命令実行部７７はそれぞれ図１４に示された
コプロセッサ命令制御部４５及び命令実行部４７と同様
な構成を有するが、コプロセッサ命令制御部７５は各コ
プロセッサＣＰＲ０〜ＣＰＲｎに対応した信号busyn
（n は０以上の整数）を出力するスコアボード１１４を
備え、命令実行部７７はデコード部１２２及びレジスタ
９に接続され上記信号busyn が供給される同期制御部１
３６を備える点で相違する。
ッサ命令制御部７５と命令実行部７７の構成を示す図で
ある。図２１に示されるように、コプロセッサ命令制御
部７５及び命令実行部７７はそれぞれ図１４に示された
コプロセッサ命令制御部４５及び命令実行部４７と同様
な構成を有するが、コプロセッサ命令制御部７５は各コ
プロセッサＣＰＲ０〜ＣＰＲｎに対応した信号busyn
（n は０以上の整数）を出力するスコアボード１１４を
備え、命令実行部７７はデコード部１２２及びレジスタ
９に接続され上記信号busyn が供給される同期制御部１
３６を備える点で相違する。
【００４９】以下に、図１３に示された上記実施の形態
４に係るプロセッサシステムと相違する点について説明
する。まず、本実施の形態に係るメモリ７３には、指定
するコプロセッサにおいて実行中のコプロセッサ命令の
実行完了を待つ図３３に示された形式の命令も予め記憶
される。ここで、図３３に示されたオペランドには実行
完了待ちの対象とするコプロセッサを指定する情報が記
録される。
４に係るプロセッサシステムと相違する点について説明
する。まず、本実施の形態に係るメモリ７３には、指定
するコプロセッサにおいて実行中のコプロセッサ命令の
実行完了を待つ図３３に示された形式の命令も予め記憶
される。ここで、図３３に示されたオペランドには実行
完了待ちの対象とするコプロセッサを指定する情報が記
録される。
【００５０】また、命令フェッチ部７４は指定されたコ
プロセッサにて実行中のコプロセッサ命令の実行完了を
待つ命令を読み出した場合にはその命令を命令実行部７
７へ供給する。そして命令実行部７７の同期制御部１３
６は、供給された命令において指定されるコプロセッサ
CPRnに対応したコプロセッサ命令制御部７５から供給さ
れる信号busyn （n は０以上の整数）が０の値を有して
いれば、プロセッサ実行命令を実行する。一方、命令実
行部７７の同期制御部１３６は上記命令を受領したとき
指定されたコプロセッサCPRnに関してコプロセッサ命令
制御部７５から１の値を有する信号busyn が供給されて
いれば、信号busyn が０となった時点で、該プロセッサ
実行命令を実行し完了させる。
プロセッサにて実行中のコプロセッサ命令の実行完了を
待つ命令を読み出した場合にはその命令を命令実行部７
７へ供給する。そして命令実行部７７の同期制御部１３
６は、供給された命令において指定されるコプロセッサ
CPRnに対応したコプロセッサ命令制御部７５から供給さ
れる信号busyn （n は０以上の整数）が０の値を有して
いれば、プロセッサ実行命令を実行する。一方、命令実
行部７７の同期制御部１３６は上記命令を受領したとき
指定されたコプロセッサCPRnに関してコプロセッサ命令
制御部７５から１の値を有する信号busyn が供給されて
いれば、信号busyn が０となった時点で、該プロセッサ
実行命令を実行し完了させる。
【００５１】また、コプロセッサ命令制御部７５のスコ
アボード１１４は、指定されたコプロセッサCPRnがコプ
ロセッサ命令を実行中である場合には１の値を有する信
号busyn を命令実行部７７の同期制御部１３６へ供給
し、指定されたコプロセッサCPRnがコプロセッサ命令を
実行中でない場合には０の値を有する信号busyn を命令
実行部７７の同期制御部１３６へ供給する。
アボード１１４は、指定されたコプロセッサCPRnがコプ
ロセッサ命令を実行中である場合には１の値を有する信
号busyn を命令実行部７７の同期制御部１３６へ供給
し、指定されたコプロセッサCPRnがコプロセッサ命令を
実行中でない場合には０の値を有する信号busyn を命令
実行部７７の同期制御部１３６へ供給する。
【００５２】以上より本実施の形態７に係るプロセッサ
システムによれば、上記実施の形態４に係るプロセッサ
システムと同様な効果を奏すると共に、さらに主プロセ
ッサ７１は個々のコプロセッサＣＰＲ０〜ＣＰＲｎ毎
に、コプロセッサ命令を実行中であるか否か判断するた
め、他のコプロセッサで実行されるコプロセッサ命令の
発行を待つことなく指定されたコプロセッサへコプロセ
ッサ命令が発行される。従って、コプロセッサ命令をコ
プロセッサＣＰＲ０〜ＣＰＲｎへより効率的に発行する
ことができる。
システムによれば、上記実施の形態４に係るプロセッサ
システムと同様な効果を奏すると共に、さらに主プロセ
ッサ７１は個々のコプロセッサＣＰＲ０〜ＣＰＲｎ毎
に、コプロセッサ命令を実行中であるか否か判断するた
め、他のコプロセッサで実行されるコプロセッサ命令の
発行を待つことなく指定されたコプロセッサへコプロセ
ッサ命令が発行される。従って、コプロセッサ命令をコ
プロセッサＣＰＲ０〜ＣＰＲｎへより効率的に発行する
ことができる。
【００５３】またさらに、本実施の形態７に係るプロセ
ッサシステムにおいては、上記実施の形態１に係るコプ
ロセッサ命令のように処理の例外による制御依存が発生
する可能性があるか否かを示すフィールドＥＸＣＥＰが
オペランドに結合されたコプロセッサ命令を予めメモリ
７３に記憶させ、係る命令形式に対応した構成を有する
ものとすることができる。
ッサシステムにおいては、上記実施の形態１に係るコプ
ロセッサ命令のように処理の例外による制御依存が発生
する可能性があるか否かを示すフィールドＥＸＣＥＰが
オペランドに結合されたコプロセッサ命令を予めメモリ
７３に記憶させ、係る命令形式に対応した構成を有する
ものとすることができる。
【００５４】すなわち、このような構成におけるコプロ
セッサ命令制御部７５の発行制御部１０９は、供給され
た上記コプロセッサ命令のフィールドＥＸＣＥＰが０の
場合には、命令フェッチ部７４から供給されたコプロセ
ッサ命令が先に実行されるコプロセッサ命令とのデータ
依存がない場合に、コプロセッサ命令をＣＲ１１に指定
されたコプロセッサへ発行信号Ｉｎを通じて発行し、発
行情報をスコアボード１１４へ書き込む。又逆に該デー
タ依存がある場合には、コプロセッサ命令制御部７５は
依存しているコプロセッサ命令の完了を待った後、コプ
ロセッサ命令をＣＲ１１にて指定されたコプロセッサへ
発行信号Ｉｎを通じて発行し、発行情報をスコアボード
１１４へ書き込む。
セッサ命令制御部７５の発行制御部１０９は、供給され
た上記コプロセッサ命令のフィールドＥＸＣＥＰが０の
場合には、命令フェッチ部７４から供給されたコプロセ
ッサ命令が先に実行されるコプロセッサ命令とのデータ
依存がない場合に、コプロセッサ命令をＣＲ１１に指定
されたコプロセッサへ発行信号Ｉｎを通じて発行し、発
行情報をスコアボード１１４へ書き込む。又逆に該デー
タ依存がある場合には、コプロセッサ命令制御部７５は
依存しているコプロセッサ命令の完了を待った後、コプ
ロセッサ命令をＣＲ１１にて指定されたコプロセッサへ
発行信号Ｉｎを通じて発行し、発行情報をスコアボード
１１４へ書き込む。
【００５５】一方、供給されたコプロセッサ命令のフィ
ールドＥＸＣＥＰが１の場合には、常に、先に実行され
ているコプロセッサ命令の完了を待った後、コプロセッ
サ命令をＣＲ１１にて指定されたコプロセッサへ発行信
号Ｉｎを通じて発行し、発行情報をスコアボード１１４
へ書き込む。以上の構成を有するプロセッサシステムに
よれば、主プロセッサ７１は供給されたコプロセッサ命
令に含まれる命令コードを読みだすことによらず、オペ
ランドに結合したフィールドＥＸＣＥＰに記録された情
報によりコプロセッサ命令の発行タイミングを決定する
ため、メモリ７３から供給されるコプロセッサ命令の種
類によらずさらに効率的な命令発行動作を実現すること
ができる。
ールドＥＸＣＥＰが１の場合には、常に、先に実行され
ているコプロセッサ命令の完了を待った後、コプロセッ
サ命令をＣＲ１１にて指定されたコプロセッサへ発行信
号Ｉｎを通じて発行し、発行情報をスコアボード１１４
へ書き込む。以上の構成を有するプロセッサシステムに
よれば、主プロセッサ７１は供給されたコプロセッサ命
令に含まれる命令コードを読みだすことによらず、オペ
ランドに結合したフィールドＥＸＣＥＰに記録された情
報によりコプロセッサ命令の発行タイミングを決定する
ため、メモリ７３から供給されるコプロセッサ命令の種
類によらずさらに効率的な命令発行動作を実現すること
ができる。
【００５６】なお、本実施の形態においてはさらに、ｎ
個の信号busyn が全て０となったときに初めて命令実行
部がプロセッサ実行命令を実行し完了させるものも同様
に考えられる。ここで図２２は、このようなシステムに
おける命令実行部７８の構成を示す図である。図２２に
示されるように、命令実行部７８はデコード部１２３及
びレジスタ部９に接続されｎ個の信号busyn が供給され
る第一同期制御部１３７をさらに備え、第一同期制御部
１３７は上記ｎ個の信号busyn が全て０となったときに
プロセッサ実行命令を実行し完了させる。 ［実施の形態８］図２４は、本発明の実施の形態８に係
るプロセッサシステムの構成を示す図である。図２４に
示されるように、このプロセッサシステムは図２０に示
された実施の形態７に係るプロセッサシステムと同様な
構成を有するが、主プロセッサ８１に含まれた命令フェ
ッチ部８４、コプロセッサ命令制御部８５、命令実行部
８７の構成が相違し、さらにフラグ２９を備えたもので
ある。なお、このフラグ２９は図８に示された実施の形
態２に係るフラグ２９と同じものである。
個の信号busyn が全て０となったときに初めて命令実行
部がプロセッサ実行命令を実行し完了させるものも同様
に考えられる。ここで図２２は、このようなシステムに
おける命令実行部７８の構成を示す図である。図２２に
示されるように、命令実行部７８はデコード部１２３及
びレジスタ部９に接続されｎ個の信号busyn が供給され
る第一同期制御部１３７をさらに備え、第一同期制御部
１３７は上記ｎ個の信号busyn が全て０となったときに
プロセッサ実行命令を実行し完了させる。 ［実施の形態８］図２４は、本発明の実施の形態８に係
るプロセッサシステムの構成を示す図である。図２４に
示されるように、このプロセッサシステムは図２０に示
された実施の形態７に係るプロセッサシステムと同様な
構成を有するが、主プロセッサ８１に含まれた命令フェ
ッチ部８４、コプロセッサ命令制御部８５、命令実行部
８７の構成が相違し、さらにフラグ２９を備えたもので
ある。なお、このフラグ２９は図８に示された実施の形
態２に係るフラグ２９と同じものである。
【００５７】また、図２５は図２４に示されたコプロセ
ッサ命令制御部８５と命令実行部８７の構成を示す図で
ある。図２５に示されるように、コプロセッサ命令制御
部８５及び命令実行部８７はそれぞれ図２１に示された
コプロセッサ命令制御部７５及び命令実行部７７と同様
な構成を有するが、コプロセッサ命令制御部８５はフラ
グ２９に接続された例外判断部１０８を備え、命令実行
部８７はデコード部１２４及びレジスタ２６に接続され
フラグ２９への書き込みを制御するフラグ書込制御部１
３３をさらに備える点で相違する。
ッサ命令制御部８５と命令実行部８７の構成を示す図で
ある。図２５に示されるように、コプロセッサ命令制御
部８５及び命令実行部８７はそれぞれ図２１に示された
コプロセッサ命令制御部７５及び命令実行部７７と同様
な構成を有するが、コプロセッサ命令制御部８５はフラ
グ２９に接続された例外判断部１０８を備え、命令実行
部８７はデコード部１２４及びレジスタ２６に接続され
フラグ２９への書き込みを制御するフラグ書込制御部１
３３をさらに備える点で相違する。
【００５８】従って、本実施の形態８に係るプロセッサ
システムは、上記実施の形態７に係るプロセッサシステ
ムと実施の形態２に係るプロセッサシステムの両方の機
能を有するものである。ここで、本実施の形態８に係る
プロセッサシステムによれば、上記実施の形態７に係る
プロセッサシステムと同様の効果を得ることができると
ともに、主プロセッサ８１は供給されたコプロセッサ命
令に含まれる命令コードを読みだすことによらずフラグ
２９の値に応じてコプロセッサ命令の発行タイミングを
決定するため、メモリ８３から供給されるコプロセッサ
命令の種類によらず効率的な命令発行動作を実現するこ
とができる。
システムは、上記実施の形態７に係るプロセッサシステ
ムと実施の形態２に係るプロセッサシステムの両方の機
能を有するものである。ここで、本実施の形態８に係る
プロセッサシステムによれば、上記実施の形態７に係る
プロセッサシステムと同様の効果を得ることができると
ともに、主プロセッサ８１は供給されたコプロセッサ命
令に含まれる命令コードを読みだすことによらずフラグ
２９の値に応じてコプロセッサ命令の発行タイミングを
決定するため、メモリ８３から供給されるコプロセッサ
命令の種類によらず効率的な命令発行動作を実現するこ
とができる。
【００５９】またさらに、本実施の形態８に係るプロセ
ッサシステムにおいては、実施の形態４に記されたコプ
ロセッサ命令の実行完了を待つ命令もメモリ８３へ予め
記憶させ、実施の形態４に係るプロセッサシステムと同
様に上記命令の実行も可能なものとすることができる。
このような構成を有するプロセッサシステムによれば、
主プロセッサ８１は供給されたコプロセッサ命令に含ま
れる命令コードを読みだすことによらず、少なくとも一
つのコプロセッサが現在コプロセッサ命令を実行中であ
るか否かを示す信号busyに応じてプロセッサ実行命令を
実行してコプロセッサ命令の発行タイミングを決定する
ため、メモリ８３から供給されるコプロセッサ命令の種
類に応じてさらに効率的な命令発行動作を実現すること
ができる。
ッサシステムにおいては、実施の形態４に記されたコプ
ロセッサ命令の実行完了を待つ命令もメモリ８３へ予め
記憶させ、実施の形態４に係るプロセッサシステムと同
様に上記命令の実行も可能なものとすることができる。
このような構成を有するプロセッサシステムによれば、
主プロセッサ８１は供給されたコプロセッサ命令に含ま
れる命令コードを読みだすことによらず、少なくとも一
つのコプロセッサが現在コプロセッサ命令を実行中であ
るか否かを示す信号busyに応じてプロセッサ実行命令を
実行してコプロセッサ命令の発行タイミングを決定する
ため、メモリ８３から供給されるコプロセッサ命令の種
類に応じてさらに効率的な命令発行動作を実現すること
ができる。
【００６０】なお、本実施の形態においてはさらに、ｎ
個の信号busyn が全て０となったときに初めて命令実行
部がプロセッサ実行命令を実行し完了させるものも同様
に考えられる。ここで図２６は、このようなシステムに
おける命令実行部８８の構成を示す図である。図２６に
示されるように、命令実行部８８はデコード部１２５及
びレジスタ部２６に接続されｎ個の信号busyn が供給さ
れる第一同期制御部１３７をさらに備え、第一同期制御
部１３７は上記ｎ個の信号busyn が全て０となったとき
にプロセッサ実行命令を実行し完了させる。 ［実施の形態９］図２７は、本発明の実施の形態９に係
るプロセッサシステムの構成を示す図である。図２７に
示されるように、このプロセッサシステムは図２４に示
された実施の形態８に係るプロセッサシステムと同様な
構成を有するが、主プロセッサ９１に含まれた命令フェ
ッチ部９４、コプロセッサ命令制御部９５、命令実行部
９７やレジスタ６６の構成が相違し、さらに複数のフラ
グ０からフラグｎを備えたものである。なお、この複数
のフラグは図１０に示された実施の形態３に係る複数の
フラグ０からフラグｎと同じものである。
個の信号busyn が全て０となったときに初めて命令実行
部がプロセッサ実行命令を実行し完了させるものも同様
に考えられる。ここで図２６は、このようなシステムに
おける命令実行部８８の構成を示す図である。図２６に
示されるように、命令実行部８８はデコード部１２５及
びレジスタ部２６に接続されｎ個の信号busyn が供給さ
れる第一同期制御部１３７をさらに備え、第一同期制御
部１３７は上記ｎ個の信号busyn が全て０となったとき
にプロセッサ実行命令を実行し完了させる。 ［実施の形態９］図２７は、本発明の実施の形態９に係
るプロセッサシステムの構成を示す図である。図２７に
示されるように、このプロセッサシステムは図２４に示
された実施の形態８に係るプロセッサシステムと同様な
構成を有するが、主プロセッサ９１に含まれた命令フェ
ッチ部９４、コプロセッサ命令制御部９５、命令実行部
９７やレジスタ６６の構成が相違し、さらに複数のフラ
グ０からフラグｎを備えたものである。なお、この複数
のフラグは図１０に示された実施の形態３に係る複数の
フラグ０からフラグｎと同じものである。
【００６１】また、図２８は図２７に示されたコプロセ
ッサ命令制御部９５と命令実行部９７の構成を示す図で
ある。図２８に示されるように、コプロセッサ命令制御
部９５及び命令実行部９７はそれぞれ図２５に示された
コプロセッサ命令制御部８５及び命令実行部８７と同様
な構成を有するが、コプロセッサ命令制御部９５はフラ
グ０からフラグｎに接続された例外判断部１０８を備
え、命令実行部９７はデコード部１２６及びレジスタ６
６に接続されフラグ０からフラグｎへの書き込みを制御
するフラグ書込制御部１３４を備える点で相違する。
ッサ命令制御部９５と命令実行部９７の構成を示す図で
ある。図２８に示されるように、コプロセッサ命令制御
部９５及び命令実行部９７はそれぞれ図２５に示された
コプロセッサ命令制御部８５及び命令実行部８７と同様
な構成を有するが、コプロセッサ命令制御部９５はフラ
グ０からフラグｎに接続された例外判断部１０８を備
え、命令実行部９７はデコード部１２６及びレジスタ６
６に接続されフラグ０からフラグｎへの書き込みを制御
するフラグ書込制御部１３４を備える点で相違する。
【００６２】従って、本実施の形態９に係るプロセッサ
システムは、上記実施の形態３に係るプロセッサシステ
ムと実施の形態７に係るプロセッサシステムの両方の機
能を有するものである。そして、このような構成を有す
るプロセッサシステムによれば、主プロセッサ９１は個
々のコプロセッサＣＰＲ０〜ＣＰＲｎ毎に、これから実
行するコプロセッサ命令の制御依存性を判断し、他のコ
プロセッサで実行されるコプロセッサ命令の発行を待つ
ことなくコプロセッサ命令を発行するため、コプロセッ
サ命令をコプロセッサＣＰＲ０〜ＣＰＲｎへ効率的に発
行することができる。
システムは、上記実施の形態３に係るプロセッサシステ
ムと実施の形態７に係るプロセッサシステムの両方の機
能を有するものである。そして、このような構成を有す
るプロセッサシステムによれば、主プロセッサ９１は個
々のコプロセッサＣＰＲ０〜ＣＰＲｎ毎に、これから実
行するコプロセッサ命令の制御依存性を判断し、他のコ
プロセッサで実行されるコプロセッサ命令の発行を待つ
ことなくコプロセッサ命令を発行するため、コプロセッ
サ命令をコプロセッサＣＰＲ０〜ＣＰＲｎへ効率的に発
行することができる。
【００６３】また、主プロセッサ９１は供給されたコプ
ロセッサ命令に含まれる命令コードを読みだすことによ
らず、指定されたコプロセッサが現在コプロセッサ命令
を実行中であるか否かを示す信号busyn に応じてコプロ
セッサ毎にコプロセッサ命令の発行タイミングを決定す
るため、メモリ９３から供給されるコプロセッサ命令の
種類によらず効率的な命令発行動作を実現することもで
きる。
ロセッサ命令に含まれる命令コードを読みだすことによ
らず、指定されたコプロセッサが現在コプロセッサ命令
を実行中であるか否かを示す信号busyn に応じてコプロ
セッサ毎にコプロセッサ命令の発行タイミングを決定す
るため、メモリ９３から供給されるコプロセッサ命令の
種類によらず効率的な命令発行動作を実現することもで
きる。
【００６４】またさらに、本実施の形態９に係るプロセ
ッサシステムにおいては、実施の形態４に記されたコプ
ロセッサ命令の実行完了を待つ命令もメモリ９３へ予め
記憶させ、実施の形態４に係るプロセッサシステムと同
様に上記命令の実行も可能なものとすることができる。
このような構成を有するプロセッサシステムによれば、
主プロセッサ９１は供給されたコプロセッサ命令に含ま
れる命令コードを読みだすことによらず、少なくとも一
つのコプロセッサが現在コプロセッサ命令を実行中であ
るか否かを示す信号busyに応じてプロセッサ実行命令を
実行してコプロセッサ命令の発行タイミングを決定する
ため、メモリ９３から供給されるコプロセッサ命令の種
類に応じてさらに効率的な命令発行動作を実現すること
ができる。
ッサシステムにおいては、実施の形態４に記されたコプ
ロセッサ命令の実行完了を待つ命令もメモリ９３へ予め
記憶させ、実施の形態４に係るプロセッサシステムと同
様に上記命令の実行も可能なものとすることができる。
このような構成を有するプロセッサシステムによれば、
主プロセッサ９１は供給されたコプロセッサ命令に含ま
れる命令コードを読みだすことによらず、少なくとも一
つのコプロセッサが現在コプロセッサ命令を実行中であ
るか否かを示す信号busyに応じてプロセッサ実行命令を
実行してコプロセッサ命令の発行タイミングを決定する
ため、メモリ９３から供給されるコプロセッサ命令の種
類に応じてさらに効率的な命令発行動作を実現すること
ができる。
【００６５】なお、本実施の形態においてはさらに、ｎ
個の信号busyn が全て０となったときに初めて命令実行
部がプロセッサ実行命令を実行し完了させるものも同様
に考えられる。ここで図２９は、このようなシステムに
おける命令実行部９８の構成を示す図である。図２９に
示されるように、命令実行部９８はデコード部１２７及
びレジスタ部６６に接続されｎ個の信号busyn が供給さ
れる第一同期制御部１３７をさらに備え、第一同期制御
部１３７は上記ｎ個の信号busyn が全て０となったとき
にプロセッサ実行命令を実行し完了させる。
個の信号busyn が全て０となったときに初めて命令実行
部がプロセッサ実行命令を実行し完了させるものも同様
に考えられる。ここで図２９は、このようなシステムに
おける命令実行部９８の構成を示す図である。図２９に
示されるように、命令実行部９８はデコード部１２７及
びレジスタ部６６に接続されｎ個の信号busyn が供給さ
れる第一同期制御部１３７をさらに備え、第一同期制御
部１３７は上記ｎ個の信号busyn が全て０となったとき
にプロセッサ実行命令を実行し完了させる。
【００６６】最後に、本発明の課題を解決するための手
段について付記する。 （１）コプロセッサに接続されるプロセッサであって、
プロセッサは、コプロセッサにおける実行を命令する第
一のコプロセッサ命令が供給されたときに、第一のコプ
ロセッサ命令に対応する依存可能性表示データに基づい
て、第一のコプロセッサ命令がコプロセッサにおいて先
に実行される第二のコプロセッサ命令に対して制御依存
性を有する可能性があると判断した場合には、第二のコ
プロセッサ命令の実行が完了した後に第一のコプロセッ
サ命令をコプロセッサへ発行することを特徴とするプロ
セッサ。 （２）依存可能性表示データは第一のコプロセッサ命令
に結合されると共に、第一のコプロセッサ命令が制御依
存性を有する可能性があるか否かを示すフィールドから
なる（１）に記載のプロセッサ。 （３）依存可能性表示データは、供給される信号により
書き換え可能なフラグに格納される（１）に記載のプロ
セッサ。 （４）フラグに格納される依存可能性表示データは、第
一のコプロセッサが第二のコプロセッサ命令に対して制
御依存性を有する可能性があるか否かを示す（３）に記
載のプロセッサ。 （５）少なくとも二つのコプロセッサに接続され、フラ
グはコプロセッサ毎に対応して備えられた（３）に記載
のプロセッサ。 （６）コプロセッサに接続されたプロセッサであって、
コプロセッサが第一のコプロセッサ命令を実行中である
か否かを示す信号を生成する信号生成手段と、コプロセ
ッサが第一のコプロセッサ命令を実行中であることを示
す実行表示信号が信号生成手段から供給されている場合
には、信号生成手段から実行の完了を示す実行完了信号
が供給された時にプロセッサ実行命令を実行する命令実
行手段とを備えたことを特徴とするプロセッサ。 （７）少なくとも二つのコプロセッサに接続され、信号
生成手段はコプロセッサ毎に対応して実行中であるか否
かを示す信号を生成し、命令実行手段は、指定されたコ
プロセッサに対応する実行表示信号が信号生成手段から
供給されている場合には、信号生成手段から指定された
コプロセッサに対応する実行完了信号が供給された時に
プロセッサ実行命令を実行する（６）に記載のプロセッ
サ。 （８）命令実行手段は、少なくとも一つのコプロセッサ
がコプロセッサ命令を実行中であることを示す信号が供
給されている場合には、全てのコプロセッサにおける実
行の完了を示す信号が供給された時にプロセッサ実行命
令を実行する（７）に記載のプロセッサ。 （９）供給される信号により書き換え可能なフラグと、
コプロセッサ命令が供給されたとき、フラグが所定の値
である場合にはコプロセッサで実行中のコプロセッサ命
令の実行が完了した後に次のコプロセッサ命令をコプロ
セッサへ発行する命令発行手段とをさらに備えた（６）
から（８）のいずれかに記載のプロセッサ。 （１０）コプロセッサと、コプロセッサに接続された主
プロセッサとを有するプロセッサシステムであって、主
プロセッサは、コプロセッサにおける実行を命令する第
一のコプロセッサ命令が供給されたときに、第一のコプ
ロセッサ命令に対応する依存可能性表示データに基づい
て、第一のコプロセッサ命令がコプロセッサにおいて先
に実行される第二のコプロセッサ命令に対して制御依存
性を有する可能性があると判断した場合には、第二のコ
プロセッサ命令の実行が完了した後に第一のコプロセッ
サ命令をコプロセッサへ発行することを特徴とするプロ
セッサシステム。 （１１）依存可能性表示データは第一のコプロセッサ命
令に結合されると共に、第一のコプロセッサ命令が制御
依存性を有する可能性があるか否かを示すフィールドか
らなる（１０）に記載のプロセッサシステム。 （１２）依存可能性表示データは、供給される信号によ
り書き換え可能なフラグに格納される（１０）に記載の
プロセッサシステム。 （１３）フラグに格納される依存可能性表示データは、
第一のコプロセッサが第二のコプロセッサ命令に対して
制御依存性を有する可能性があるか否かを示すものであ
る（１２）に記載のプロセッサシステム。 （１４）少なくとも二つのコプロセッサを有し、フラグ
はコプロセッサ毎に対応して備えられた（１２）に記載
のプロセッサシステム。 （１５）コプロセッサと、コプロセッサに接続された主
プロセッサとを有するプロセッサシステムであって、主
プロセッサは、コプロセッサが第一のコプロセッサ命令
を実行中であるか否かを示す信号を生成する信号生成手
段と、コプロセッサが第一のコプロセッサ命令を実行中
であることを示す実行表示信号が信号生成手段から供給
されている場合には、信号生成手段から実行の完了を示
す実行完了信号が供給された時にプロセッサ実行命令を
実行する命令実行手段とを備えたことを特徴とするプロ
セッサシステム。 （１６）少なくとも二つのコプロセッサを備え、信号生
成手段はコプロセッサ毎に対応して実行中であるか否か
を示す信号を生成し、命令実行手段は、指定されたコプ
ロセッサに対応する実行表示信号が信号生成手段から供
給されている場合には、信号生成手段から指定されたコ
プロセッサに対応する実行完了信号が供給された時にプ
ロセッサ実行命令を実行する（１５）に記載のプロセッ
サシステム。 （１７）命令実行手段は、少なくとも一つのコプロセッ
サがコプロセッサ命令を実行中であることを示す信号が
供給されている場合には、全てのコプロセッサにおける
実行の完了を示す信号が供給された時にプロセッサ実行
命令を実行する（１６）に記載のプロセッサシステム。 （１８）主プロセッサは、供給される信号により書き換
え可能なフラグと、コプロセッサ命令が供給されたと
き、フラグが所定の値である場合にはコプロセッサで実
行中のコプロセッサ命令の実行が完了した後に次のコプ
ロセッサ命令をコプロセッサへ発行する命令発行手段と
をさらに備えた（１５）から（１７）のいずれかに記載
のプロセッサシステム。
段について付記する。 （１）コプロセッサに接続されるプロセッサであって、
プロセッサは、コプロセッサにおける実行を命令する第
一のコプロセッサ命令が供給されたときに、第一のコプ
ロセッサ命令に対応する依存可能性表示データに基づい
て、第一のコプロセッサ命令がコプロセッサにおいて先
に実行される第二のコプロセッサ命令に対して制御依存
性を有する可能性があると判断した場合には、第二のコ
プロセッサ命令の実行が完了した後に第一のコプロセッ
サ命令をコプロセッサへ発行することを特徴とするプロ
セッサ。 （２）依存可能性表示データは第一のコプロセッサ命令
に結合されると共に、第一のコプロセッサ命令が制御依
存性を有する可能性があるか否かを示すフィールドから
なる（１）に記載のプロセッサ。 （３）依存可能性表示データは、供給される信号により
書き換え可能なフラグに格納される（１）に記載のプロ
セッサ。 （４）フラグに格納される依存可能性表示データは、第
一のコプロセッサが第二のコプロセッサ命令に対して制
御依存性を有する可能性があるか否かを示す（３）に記
載のプロセッサ。 （５）少なくとも二つのコプロセッサに接続され、フラ
グはコプロセッサ毎に対応して備えられた（３）に記載
のプロセッサ。 （６）コプロセッサに接続されたプロセッサであって、
コプロセッサが第一のコプロセッサ命令を実行中である
か否かを示す信号を生成する信号生成手段と、コプロセ
ッサが第一のコプロセッサ命令を実行中であることを示
す実行表示信号が信号生成手段から供給されている場合
には、信号生成手段から実行の完了を示す実行完了信号
が供給された時にプロセッサ実行命令を実行する命令実
行手段とを備えたことを特徴とするプロセッサ。 （７）少なくとも二つのコプロセッサに接続され、信号
生成手段はコプロセッサ毎に対応して実行中であるか否
かを示す信号を生成し、命令実行手段は、指定されたコ
プロセッサに対応する実行表示信号が信号生成手段から
供給されている場合には、信号生成手段から指定された
コプロセッサに対応する実行完了信号が供給された時に
プロセッサ実行命令を実行する（６）に記載のプロセッ
サ。 （８）命令実行手段は、少なくとも一つのコプロセッサ
がコプロセッサ命令を実行中であることを示す信号が供
給されている場合には、全てのコプロセッサにおける実
行の完了を示す信号が供給された時にプロセッサ実行命
令を実行する（７）に記載のプロセッサ。 （９）供給される信号により書き換え可能なフラグと、
コプロセッサ命令が供給されたとき、フラグが所定の値
である場合にはコプロセッサで実行中のコプロセッサ命
令の実行が完了した後に次のコプロセッサ命令をコプロ
セッサへ発行する命令発行手段とをさらに備えた（６）
から（８）のいずれかに記載のプロセッサ。 （１０）コプロセッサと、コプロセッサに接続された主
プロセッサとを有するプロセッサシステムであって、主
プロセッサは、コプロセッサにおける実行を命令する第
一のコプロセッサ命令が供給されたときに、第一のコプ
ロセッサ命令に対応する依存可能性表示データに基づい
て、第一のコプロセッサ命令がコプロセッサにおいて先
に実行される第二のコプロセッサ命令に対して制御依存
性を有する可能性があると判断した場合には、第二のコ
プロセッサ命令の実行が完了した後に第一のコプロセッ
サ命令をコプロセッサへ発行することを特徴とするプロ
セッサシステム。 （１１）依存可能性表示データは第一のコプロセッサ命
令に結合されると共に、第一のコプロセッサ命令が制御
依存性を有する可能性があるか否かを示すフィールドか
らなる（１０）に記載のプロセッサシステム。 （１２）依存可能性表示データは、供給される信号によ
り書き換え可能なフラグに格納される（１０）に記載の
プロセッサシステム。 （１３）フラグに格納される依存可能性表示データは、
第一のコプロセッサが第二のコプロセッサ命令に対して
制御依存性を有する可能性があるか否かを示すものであ
る（１２）に記載のプロセッサシステム。 （１４）少なくとも二つのコプロセッサを有し、フラグ
はコプロセッサ毎に対応して備えられた（１２）に記載
のプロセッサシステム。 （１５）コプロセッサと、コプロセッサに接続された主
プロセッサとを有するプロセッサシステムであって、主
プロセッサは、コプロセッサが第一のコプロセッサ命令
を実行中であるか否かを示す信号を生成する信号生成手
段と、コプロセッサが第一のコプロセッサ命令を実行中
であることを示す実行表示信号が信号生成手段から供給
されている場合には、信号生成手段から実行の完了を示
す実行完了信号が供給された時にプロセッサ実行命令を
実行する命令実行手段とを備えたことを特徴とするプロ
セッサシステム。 （１６）少なくとも二つのコプロセッサを備え、信号生
成手段はコプロセッサ毎に対応して実行中であるか否か
を示す信号を生成し、命令実行手段は、指定されたコプ
ロセッサに対応する実行表示信号が信号生成手段から供
給されている場合には、信号生成手段から指定されたコ
プロセッサに対応する実行完了信号が供給された時にプ
ロセッサ実行命令を実行する（１５）に記載のプロセッ
サシステム。 （１７）命令実行手段は、少なくとも一つのコプロセッ
サがコプロセッサ命令を実行中であることを示す信号が
供給されている場合には、全てのコプロセッサにおける
実行の完了を示す信号が供給された時にプロセッサ実行
命令を実行する（１６）に記載のプロセッサシステム。 （１８）主プロセッサは、供給される信号により書き換
え可能なフラグと、コプロセッサ命令が供給されたと
き、フラグが所定の値である場合にはコプロセッサで実
行中のコプロセッサ命令の実行が完了した後に次のコプ
ロセッサ命令をコプロセッサへ発行する命令発行手段と
をさらに備えた（１５）から（１７）のいずれかに記載
のプロセッサシステム。
【００６７】
【発明の効果】上述の如く、本発明に係るプロセッサシ
ステムによれば、依存可能性表示データに基づいて第一
のコプロセッサ命令における制御依存の可能性が容易に
判断されるため、制御依存の可能性がないコプロセッサ
命令については、投機的な命令の発行を迅速に行うこと
ができる。
ステムによれば、依存可能性表示データに基づいて第一
のコプロセッサ命令における制御依存の可能性が容易に
判断されるため、制御依存の可能性がないコプロセッサ
命令については、投機的な命令の発行を迅速に行うこと
ができる。
【００６８】また、主プロセッサは依存可能性表示デー
タに基づいて第一のコプロセッサ命令の制御依存性を判
断するため、第一のコプロセッサ命令の種類によらずそ
の構成を統一的に決定することができる。従って、主プ
ロセッサがコプロセッサに対する互換性を有するという
意味で、投機的な命令発行の能力を向上させることがで
きる。
タに基づいて第一のコプロセッサ命令の制御依存性を判
断するため、第一のコプロセッサ命令の種類によらずそ
の構成を統一的に決定することができる。従って、主プ
ロセッサがコプロセッサに対する互換性を有するという
意味で、投機的な命令発行の能力を向上させることがで
きる。
【図１】従来のプロセッサシステムの構成を示す図であ
る。
る。
【図２】図１に示されたコプロセッサ命令制御部と命令
実行部の構成を示す図である。
実行部の構成を示す図である。
【図３】従来のコプロセッサ命令の命令形式を示す図で
ある。
ある。
【図４】従来のコプロセッサ指定レジスタを書き換える
命令の命令形式を示す図である。
命令の命令形式を示す図である。
【図５】本発明の実施の形態１に係るプロセッサシステ
ムの構成を示す図である。
ムの構成を示す図である。
【図６】図５に示されたコプロセッサ命令制御部と命令
実行部の構成を示す図である。
実行部の構成を示す図である。
【図７】本発明の実施の形態１に係るコプロセッサ命令
の命令形式を示す図である。
の命令形式を示す図である。
【図８】本発明の実施の形態２に係るプロセッサシステ
ムの構成を示す図である。
ムの構成を示す図である。
【図９】図８に示されたコプロセッサ命令制御部と命令
実行部の構成を示す図である。
実行部の構成を示す図である。
【図１０】本発明の実施の形態３に係るプロセッサシス
テムの構成を示す図である。
テムの構成を示す図である。
【図１１】図１０に示されたコプロセッサ命令制御部と
命令実行部の構成を示す図である。
命令実行部の構成を示す図である。
【図１２】本発明の実施の形態３において、いずれかの
フラグを書き換える命令の命令形式を示す図である。
フラグを書き換える命令の命令形式を示す図である。
【図１３】本発明の実施の形態４に係るプロセッサシス
テムの構成を示す図である。
テムの構成を示す図である。
【図１４】図１３に示されたコプロセッサ命令制御部と
命令実行部の構成を示す図である。
命令実行部の構成を示す図である。
【図１５】本発明の実施の形態４において、実行中のコ
プロセッサ命令の実行完了を待つ命令の命令形式を示す
図である。
プロセッサ命令の実行完了を待つ命令の命令形式を示す
図である。
【図１６】本発明の実施の形態５に係るプロセッサシス
テムの構成を示す図である。
テムの構成を示す図である。
【図１７】図１６に示されたコプロセッサ命令制御部と
命令実行部の構成を示す図である。
命令実行部の構成を示す図である。
【図１８】本発明の実施の形態６に係るプロセッサシス
テムの構成を示す図である。
テムの構成を示す図である。
【図１９】図１８に示されたコプロセッサ命令制御部と
命令実行部の構成を示す図である。
命令実行部の構成を示す図である。
【図２０】本発明の実施の形態７に係るプロセッサシス
テムの構成を示す図である。
テムの構成を示す図である。
【図２１】図２０に示されたコプロセッサ命令制御部と
命令実行部の構成を示す図である。
命令実行部の構成を示す図である。
【図２２】図２０に示されたコプロセッサ命令制御部と
命令実行部の他の構成を示す図である。
命令実行部の他の構成を示す図である。
【図２３】本発明の実施の形態７において、実行中のコ
プロセッサ命令の実行完了を待つ命令の命令形式を示す
図である。
プロセッサ命令の実行完了を待つ命令の命令形式を示す
図である。
【図２４】本発明の実施の形態８に係るプロセッサシス
テムの構成を示す図である。
テムの構成を示す図である。
【図２５】図２４に示されたコプロセッサ命令制御部と
命令実行部の構成を示す図である。
命令実行部の構成を示す図である。
【図２６】図２４に示されたコプロセッサ命令制御部と
命令実行部の他の構成を示す図である。
命令実行部の他の構成を示す図である。
【図２７】本発明の実施の形態９に係るプロセッサシス
テムの構成を示す図である。
テムの構成を示す図である。
【図２８】図２７に示されたコプロセッサ命令制御部と
命令実行部の構成を示す図である。
命令実行部の構成を示す図である。
【図２９】図２７に示されたコプロセッサ命令制御部と
命令実行部の他の構成を示す図である。
命令実行部の他の構成を示す図である。
１，１５，２１，３１，４１，５１，６１，７１，８
１，９１ 主プロセッサ ３，１７，２３，３３，４３，５３，６３，７３，８
３，９３ メモリ ５，２４，３４，４４，５４，６４，７４，８４，９４
命令フェッチ部 ７，２７，３７，４７，５７，６７，７７，７８，８
７，８８，９７，９８ 命令実行部 ９，２６，３６，６６ レジスタ １１ コプロセッサ指定レジスタ（ＣＲ） １３，１９，２５，３５，４５，５５，６５，７５，８
５，９５ コプロセッサ命令制御部 ２９ フラグ １００，１０１ 命令レジスタ １０２ リソース判断部 １０３ リソースデコード部 １０４ 例外デコード部 １０５ フラグ検出部 １０６，１０７，１０８ 例外判断部 １０９ 発行制御部 １１０ 完了制御部 １１１，１１２〜１１４ スコアボード １１５〜１２７ デコード部 １２９ 書込制御部 １３１ 実行制御部 １３３，１３４ フラグ書込制御部 １３５，１３６ 同期制御部 １３７ 第一同期制御部 ＣＰＲ０〜ＣＰＲｎ コプロセッサ
１，９１ 主プロセッサ ３，１７，２３，３３，４３，５３，６３，７３，８
３，９３ メモリ ５，２４，３４，４４，５４，６４，７４，８４，９４
命令フェッチ部 ７，２７，３７，４７，５７，６７，７７，７８，８
７，８８，９７，９８ 命令実行部 ９，２６，３６，６６ レジスタ １１ コプロセッサ指定レジスタ（ＣＲ） １３，１９，２５，３５，４５，５５，６５，７５，８
５，９５ コプロセッサ命令制御部 ２９ フラグ １００，１０１ 命令レジスタ １０２ リソース判断部 １０３ リソースデコード部 １０４ 例外デコード部 １０５ フラグ検出部 １０６，１０７，１０８ 例外判断部 １０９ 発行制御部 １１０ 完了制御部 １１１，１１２〜１１４ スコアボード １１５〜１２７ デコード部 １２９ 書込制御部 １３１ 実行制御部 １３３，１３４ フラグ書込制御部 １３５，１３６ 同期制御部 １３７ 第一同期制御部 ＣＰＲ０〜ＣＰＲｎ コプロセッサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 泰基 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B013 AA01 AA12 DD03 DD05 5B045 GG06
Claims (4)
- 【請求項１】 コプロセッサに接続されるプロセッサで
あって、 前記プロセッサは、前記コプロセッサにおける実行を命
令する第一のコプロセッサ命令が供給されたときに、前
記第一のコプロセッサ命令に対応する依存可能性表示デ
ータに基づいて、前記第一のコプロセッサ命令が前記コ
プロセッサにおいて先に実行される第二のコプロセッサ
命令に対して制御依存性を有する可能性があると判断し
た場合には、前記第二のコプロセッサ命令の実行が完了
した後に前記第一のコプロセッサ命令を前記コプロセッ
サへ発行することを特徴とするプロセッサ。 - 【請求項２】 コプロセッサに接続されたプロセッサで
あって、 前記コプロセッサが第一のコプロセッサ命令を実行中で
あるか否かを示す信号を生成する信号生成手段と、 前記コプロセッサが前記第一のコプロセッサ命令を実行
中であることを示す実行表示信号が前記信号生成手段か
ら供給されている場合には、前記信号生成手段から前記
実行の完了を示す実行完了信号が供給された時にプロセ
ッサ実行命令を実行する命令実行手段とを備えたことを
特徴とするプロセッサ。 - 【請求項３】 コプロセッサと、前記コプロセッサに接
続された主プロセッサとを有するプロセッサシステムで
あって、 前記主プロセッサは、前記コプロセッサにおける実行を
命令する第一のコプロセッサ命令が供給されたときに、
前記第一のコプロセッサ命令に対応する依存可能性表示
データに基づいて、前記第一のコプロセッサ命令が前記
コプロセッサにおいて先に実行される第二のコプロセッ
サ命令に対して制御依存性を有する可能性があると判断
した場合には、前記第二のコプロセッサ命令の実行が完
了した後に前記第一のコプロセッサ命令を前記コプロセ
ッサへ発行することを特徴とするプロセッサシステム。 - 【請求項４】 コプロセッサと、前記コプロセッサに接
続された主プロセッサとを有するプロセッサシステムで
あって、前記主プロセッサは、 前記コプロセッサが第一のコプロセッサ命令を実行中で
あるか否かを示す信号を生成する信号生成手段と、 前記コプロセッサが前記第一のコプロセッサ命令を実行
中であることを示す実行表示信号が前記信号生成手段か
ら供給されている場合には、前記信号生成手段から前記
実行の完了を示す実行完了信号が供給された時にプロセ
ッサ実行命令を実行する命令実行手段とを備えたことを
特徴とするプロセッサシステム。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29458099A JP4160705B2 (ja) | 1999-10-15 | 1999-10-15 | プロセッサ及びプロセッサシステム |
| EP10181089.3A EP2278453B1 (en) | 1999-10-15 | 2000-09-07 | Processor system with coprocessor |
| EP00307746A EP1093053A3 (en) | 1999-10-15 | 2000-09-07 | Processor system with coprocessor |
| US09/657,349 US6775762B1 (en) | 1999-10-15 | 2000-09-07 | Processor and processor system |
| KR1020000056669A KR20010050661A (ko) | 1999-10-15 | 2000-09-27 | 프로세서 및 프로세서 시스템 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29458099A JP4160705B2 (ja) | 1999-10-15 | 1999-10-15 | プロセッサ及びプロセッサシステム |
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Family
ID=17809630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
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| EP (2) | EP2278453B1 (ja) |
| JP (1) | JP4160705B2 (ja) |
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| US6842849B2 (en) * | 2001-05-21 | 2005-01-11 | Arm Limited | Locking source registers in a data processing apparatus |
| US7073048B2 (en) * | 2002-02-04 | 2006-07-04 | Silicon Lease, L.L.C. | Cascaded microcomputer array and method |
| US20050055594A1 (en) * | 2003-09-05 | 2005-03-10 | Doering Andreas C. | Method and device for synchronizing a processor and a coprocessor |
| US7516302B2 (en) * | 2006-12-19 | 2009-04-07 | Arm Limited | Efficient use of co-processor in platform independent instruction machine by controlling result transfer and translation and transfer timing of subsequent instruction based on instruction type for result forwarding |
| GB2539411B (en) * | 2015-06-15 | 2017-06-28 | Bluwireless Tech Ltd | Data processing |
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|---|---|---|---|---|
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| EP0306891A3 (en) * | 1987-09-11 | 1992-04-01 | National Semiconductor Corporation | Pipelined slave protocol for high performance cpu-fpu cluster |
| JPH0679307B2 (ja) * | 1987-10-22 | 1994-10-05 | 日本電気株式会社 | コプロセッサの並行動作制御方式 |
| EP0335990B1 (en) * | 1988-04-02 | 1993-12-08 | International Business Machines Corporation | Processor-processor synchronization |
| US5197138A (en) * | 1989-12-26 | 1993-03-23 | Digital Equipment Corporation | Reporting delayed coprocessor exceptions to code threads having caused the exceptions by saving and restoring exception state during code thread switching |
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| KR100500002B1 (ko) * | 1996-08-27 | 2005-09-08 | 마츠시타 덴끼 산교 가부시키가이샤 | 복수의명령흐름을독립적으로처리하고,명령흐름단위로처리성능을유연하게제어하는멀티스레드프로세서 |
| KR0175740B1 (ko) * | 1996-10-23 | 1999-05-15 | 한국전자통신연구원 | 고속병렬컴퓨터에서 태스크 병렬성을 위한 태스크간 통신 방법 |
| US5781752A (en) * | 1996-12-26 | 1998-07-14 | Wisconsin Alumni Research Foundation | Table based data speculation circuit for parallel processing computer |
| US5923893A (en) * | 1997-09-05 | 1999-07-13 | Motorola, Inc. | Method and apparatus for interfacing a processor to a coprocessor |
| US5961630A (en) * | 1997-12-30 | 1999-10-05 | Intel Corporation | Method and apparatus for handling dynamic structural hazards and exceptions by using post-ready latency |
-
1999
- 1999-10-15 JP JP29458099A patent/JP4160705B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-07 EP EP10181089.3A patent/EP2278453B1/en not_active Expired - Lifetime
- 2000-09-07 EP EP00307746A patent/EP1093053A3/en not_active Withdrawn
- 2000-09-07 US US09/657,349 patent/US6775762B1/en not_active Expired - Fee Related
- 2000-09-27 KR KR1020000056669A patent/KR20010050661A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| EP2278453B1 (en) | 2013-05-15 |
| JP4160705B2 (ja) | 2008-10-08 |
| EP2278453A1 (en) | 2011-01-26 |
| EP1093053A2 (en) | 2001-04-18 |
| US6775762B1 (en) | 2004-08-10 |
| KR20010050661A (ko) | 2001-06-15 |
| EP1093053A3 (en) | 2005-12-21 |
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