JPS6388640A - マイクロ命令制御装置 - Google Patents
マイクロ命令制御装置Info
- Publication number
- JPS6388640A JPS6388640A JP23493786A JP23493786A JPS6388640A JP S6388640 A JPS6388640 A JP S6388640A JP 23493786 A JP23493786 A JP 23493786A JP 23493786 A JP23493786 A JP 23493786A JP S6388640 A JPS6388640 A JP S6388640A
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- JP
- Japan
- Prior art keywords
- micro
- address
- control
- instruction
- microinstruction
- Prior art date
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- Pending
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- 230000001629 suppression Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロ命令制御装置に関し、特にマイクロ命
令の読出しと実行を並行して行うマイクロ命令制御装置
に関する。
令の読出しと実行を並行して行うマイクロ命令制御装置
に関する。
従来、マイクロ命令制御装置はマイクロ命令の二に出し
と実行を並行して行う場合、コン■−ｒコールス１−ア
５コントロールしジスタをひとつずつもち、ひとつ＋ｉ
ｉ＋のマシンガイクルて実行さｉｌ−た演算１″古１ゼ
により分岐先アト１７スを決定して、次のマシンサイク
ルで分岐先のマイクロ命令を読出していた。
と実行を並行して行う場合、コン■−ｒコールス１−ア
５コントロールしジスタをひとつずつもち、ひとつ＋ｉ
ｉ＋のマシンガイクルて実行さｉｌ−た演算１″古１ゼ
により分岐先アト１７スを決定して、次のマシンサイク
ルで分岐先のマイクロ命令を読出していた。
〔発明が解決しようとする問題点、１
１−述１−なりｔ来の７フイクロ命令制御装置は、コ〉
ｌ・ロール、ストア、および二１ン′Ｉ−ロールレジス
タをそり、斗゛れ１個しかもｔ′：ない場合に、びとっ
前のマシンサイクルで実行した演算結宋をテストして分
岐友アＦ １７スの決定を行い、次のマシンガイクルで
分岐先のマイクロ命令を読み出していたので、分岐する
までに余計なマイクロ命令の制御を入れなければならな
くなりＦＷ５埋の高速化を防げるという欠点があった。
ｌ・ロール、ストア、および二１ン′Ｉ−ロールレジス
タをそり、斗゛れ１個しかもｔ′：ない場合に、びとっ
前のマシンサイクルで実行した演算結宋をテストして分
岐友アＦ １７スの決定を行い、次のマシンガイクルで
分岐先のマイクロ命令を読み出していたので、分岐する
までに余計なマイクロ命令の制御を入れなければならな
くなりＦＷ５埋の高速化を防げるという欠点があった。
［問題点を解決するための手段ｌ）
本発明ａ）マイクロ命令制御装置は、１マシンサイクル
内で実行される制御フィールドと、次のマシン寸ｒイタ
ルで実行するマイクロ命令のアドレスを指定するアドレ
スフィールドを含むマイクロ命’６ 分有している第１
−第・１のコンｌ−ロールストアと、前記マイクロ命令
の前記アドレスフう・−ルドを格納し、前記第１のコン
１−ロールストアから読出される前記マイクロ命令を指
定する第１のアドレスレジスタと、前記第１〜第４のコ
ンＩ−ロールスト°アから読出された前記マイク０品令
を格納する第１−７−第４のコシ１−ロールレジスタと
、前記マイクロ命令の前記アドレスフィールドに＋−Ｎ
、 −ト２Ｎ、 ＋３Ｎ （Ｎは整数）を加算する第１
へ一第′うのアドレス加算器と、前記第１・〜第３のア
ドレス加算器で加算された結果を格納し、前記第２−第
７１のコ〉ｌ・ロールストアから読出される前記マイク
ロ命令を指定する第２へ一第・１のアドレスレジスタと
、前記マイクロ命令の前記制御フィールドによって制御
される演算器と、前記演算器の演算結果により条件判定
を行うテスｉ・回路と、前記第１〜第４のコンＩ・ロー
ルレジスタにそれぞれ格納されている前記マイクロ命令
のうち、不要となる３個の前記マイクロ命令の前記制御
フィール１〜、および前記アドレスフィールを無効とす
るマイクロ命令制御装置とを有している。
内で実行される制御フィールドと、次のマシン寸ｒイタ
ルで実行するマイクロ命令のアドレスを指定するアドレ
スフィールドを含むマイクロ命’６ 分有している第１
−第・１のコンｌ−ロールストアと、前記マイクロ命令
の前記アドレスフう・−ルドを格納し、前記第１のコン
１−ロールストアから読出される前記マイクロ命令を指
定する第１のアドレスレジスタと、前記第１〜第４のコ
ンＩ−ロールスト°アから読出された前記マイク０品令
を格納する第１−７−第４のコシ１−ロールレジスタと
、前記マイクロ命令の前記アドレスフィールドに＋−Ｎ
、 −ト２Ｎ、 ＋３Ｎ （Ｎは整数）を加算する第１
へ一第′うのアドレス加算器と、前記第１・〜第３のア
ドレス加算器で加算された結果を格納し、前記第２−第
７１のコ〉ｌ・ロールストアから読出される前記マイク
ロ命令を指定する第２へ一第・１のアドレスレジスタと
、前記マイクロ命令の前記制御フィールドによって制御
される演算器と、前記演算器の演算結果により条件判定
を行うテスｉ・回路と、前記第１〜第４のコンＩ・ロー
ルレジスタにそれぞれ格納されている前記マイクロ命令
のうち、不要となる３個の前記マイクロ命令の前記制御
フィール１〜、および前記アドレスフィールを無効とす
るマイクロ命令制御装置とを有している。
〔実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す。第１図において、本
発明の一実施例は１マシンサイルク内で実行さノしる制
御フィ・−ルドと、次のマシンサイクルで実行するマイ
クロ命令のアドレスを指定するアトしスフイールドを含
むマイクロ命令により制御するマイク１′７にａ令制御
装置で、マイクロ命令を７１シている第１〜第４のコン
Ｉ−ロールス）〜ア】〜・ｌと、第１〜第・′１のコン
１−ロールストア１〜４から読出されたマイクロ命令を
格納する第１〜第・１、′Ｔ）コントロールレジスダ９
〜１２と、マイクロ命′；了のアドレスフィールド（こ
＋Ｎ、＋２Ｎ、＋３Ｎ（Ｎは！ｙ７１０ ′！：加葦づ
−る第１へ一第３のアドレス加算器１６゛へ１８と、マ
イクロ命合力アドレスフィールドを格納する第１のコン
ｌ−ロールストア５と、第１〜第３のアドレス加ｎ ３
１６〜］８で加算された結果を１・３納し、第２〜第４
のコンＩ−ロールスｌ−ア１０〜１２から読出されるマ
イクロ命令を指定する第２〜第４のアドレスレジスタ６
〜８と、マイクロ命令の制御フィールドによって制御さ
れる演算器１３と、演算器１３の演算結果により条件判
定を行うテスト回路１４と、第１〜第・１のコン１へロ
ールレジスタにそれぞれ格納されているマイクロ命令の
うち、不要となる３個のマイクロ命令の制御フィールド
およびアドレスフィールドを無効とするマイクロ命令抑
止回路１５３３む。第１〜第４のコンｌロールストア１
〜４の内容は全て同じでマイクロ命令が記憶されている
。
発明の一実施例は１マシンサイルク内で実行さノしる制
御フィ・−ルドと、次のマシンサイクルで実行するマイ
クロ命令のアドレスを指定するアトしスフイールドを含
むマイクロ命令により制御するマイク１′７にａ令制御
装置で、マイクロ命令を７１シている第１〜第４のコン
Ｉ−ロールス）〜ア】〜・ｌと、第１〜第・′１のコン
１−ロールストア１〜４から読出されたマイクロ命令を
格納する第１〜第・１、′Ｔ）コントロールレジスダ９
〜１２と、マイクロ命′；了のアドレスフィールド（こ
＋Ｎ、＋２Ｎ、＋３Ｎ（Ｎは！ｙ７１０ ′！：加葦づ
−る第１へ一第３のアドレス加算器１６゛へ１８と、マ
イクロ命合力アドレスフィールドを格納する第１のコン
ｌ−ロールストア５と、第１〜第３のアドレス加ｎ ３
１６〜］８で加算された結果を１・３納し、第２〜第４
のコンＩ−ロールスｌ−ア１０〜１２から読出されるマ
イクロ命令を指定する第２〜第４のアドレスレジスタ６
〜８と、マイクロ命令の制御フィールドによって制御さ
れる演算器１３と、演算器１３の演算結果により条件判
定を行うテスト回路１４と、第１〜第・１のコン１へロ
ールレジスタにそれぞれ格納されているマイクロ命令の
うち、不要となる３個のマイクロ命令の制御フィールド
およびアドレスフィールドを無効とするマイクロ命令抑
止回路１５３３む。第１〜第４のコンｌロールストア１
〜４の内容は全て同じでマイクロ命令が記憶されている
。
コンＩ・ロールレジスタ９〜１２に格納されるマイクＩ
７い命令は、アドレスレジスタ５〜８によって指定され
るアドレスによってコンｌ−ロールストア１〜４から読
出される。
７い命令は、アドレスレジスタ５〜８によって指定され
るアドレスによってコンｌ−ロールストア１〜４から読
出される。
ひとつ前のマシンサイクルで演算器１３て゛実行された
演算結果はテスト回路１・４によって条件判定され、マ
イク命令抑止回路１５を制御する。マイクロ命令抑止回
路］−５は、マ・イクロ命令レジスタ９〜１２に格納さ
れていた４個のマイクロ命令めうぢ、不要となる３個の
マイクロ命令を無効とする、マ・イクロ命令抑止回路１
５を通過したただ１個のマイクロ命令は、演算器１３お
よびテス１へ回路１４の制御を行い、次のマシンサイク
ルで実行されるマイクロ命令の読出しアドレスをアトト
スレジスタ５−へ−８に設定する。このとき、アドレス
レジスタ５にはマイクロ命令のアドレスフィールドがそ
のままロードされるが、アドレスレジスタ０には、加算
器１６によって、マイクロ命令のアドレスフィールドに
＋Ｎを加算した値がロードされ、アドレストジスタフに
は加算器１７によ−）でマイクロ命令のアトしスフイー
ルドに＋２Ｎ３加算した値かロードされ、アト１７・ス
レジスタ８には、マイクロ１イη令のアドレスフィール
ドに＋３Ｎを加算した値がロードされる。次のマシンサ
イクルで再びアトトスレジスタ５−８によ−）で指定さ
れるアトトスによ−）てコンＩへＩ７−ルス１ヘア１〜
・４からコンＩ−ロー／ｌ用〜・ジスタ９−１２へ４個
のマ・イクロ命令が格納される。
演算結果はテスト回路１・４によって条件判定され、マ
イク命令抑止回路１５を制御する。マイクロ命令抑止回
路］−５は、マ・イクロ命令レジスタ９〜１２に格納さ
れていた４個のマイクロ命令めうぢ、不要となる３個の
マイクロ命令を無効とする、マ・イクロ命令抑止回路１
５を通過したただ１個のマイクロ命令は、演算器１３お
よびテス１へ回路１４の制御を行い、次のマシンサイク
ルで実行されるマイクロ命令の読出しアドレスをアトト
スレジスタ５−へ−８に設定する。このとき、アドレス
レジスタ５にはマイクロ命令のアドレスフィールドがそ
のままロードされるが、アドレスレジスタ０には、加算
器１６によって、マイクロ命令のアドレスフィールドに
＋Ｎを加算した値がロードされ、アドレストジスタフに
は加算器１７によ−）でマイクロ命令のアトしスフイー
ルドに＋２Ｎ３加算した値かロードされ、アト１７・ス
レジスタ８には、マイクロ１イη令のアドレスフィール
ドに＋３Ｎを加算した値がロードされる。次のマシンサ
イクルで再びアトトスレジスタ５−８によ−）で指定さ
れるアトトスによ−）てコンＩへＩ７−ルス１ヘア１〜
・４からコンＩ−ロー／ｌ用〜・ジスタ９−１２へ４個
のマ・イクロ命令が格納される。
さてｌコントロー・ルスｌ−ア１〜４があって、アトト
スレジスタ５〜８の内′６がＮおきになっているのは、
！１方向の分岐を想定ｌ−ているｔ・めである。２方向
分１１つの場合はマイクロ命令抑止回路１５に、Ｌ−）
でコントロールレジスタＪ−］−〜１−２のマイクロ命
令はたたち６．：無効にされる。また、条件分岐を行わ
ない場合は、マイクロ命令抑止回路１５によってコント
ロールレジスタ１（−）〜１２のマイクロ命令はただち
に無効にされる。なお、８ブノ向分岐、１（）方回片岐
も号疋られるが簡！紅のため本実施例では省略する。
スレジスタ５〜８の内′６がＮおきになっているのは、
！１方向の分岐を想定ｌ−ているｔ・めである。２方向
分１１つの場合はマイクロ命令抑止回路１５に、Ｌ−）
でコントロールレジスタＪ−］−〜１−２のマイクロ命
令はたたち６．：無効にされる。また、条件分岐を行わ
ない場合は、マイクロ命令抑止回路１５によってコント
ロールレジスタ１（−）〜１２のマイクロ命令はただち
に無効にされる。なお、８ブノ向分岐、１（）方回片岐
も号疋られるが簡！紅のため本実施例では省略する。
第２ ＩｊスＩは第１図のマイクロ命令抑止回路１５を
示す。第２国において、マイク１コ命令制御ハス−２１
にはコントロールレジスタ〈９に格納されているマイク
「ｌ命令を出力Ｌ、同様にマイク［７命令制御バス２２
〜２４ ｔにはそれぞｔｔコンｉ−ロールレジスタ１０
〜１２に格納されているマイクロ命令を出力する、これ
らのマイク１コ命令制御ハス２１ 、２・４のうち、不
要な３本を無効とし必要な１本を有効とするためデスｌ
−回路１ ＝１の出力ｆＡ号２６．２７がある。このテ
スト回路１／１の出力ｆ２号２す。
示す。第２国において、マイク１コ命令制御ハス−２１
にはコントロールレジスタ〈９に格納されているマイク
「ｌ命令を出力Ｌ、同様にマイク［７命令制御バス２２
〜２４ ｔにはそれぞｔｔコンｉ−ロールレジスタ１０
〜１２に格納されているマイクロ命令を出力する、これ
らのマイク１コ命令制御ハス２１ 、２・４のうち、不
要な３本を無効とし必要な１本を有効とするためデスｌ
−回路１ ＝１の出力ｆＡ号２６．２７がある。このテ
スト回路１／１の出力ｆ２号２す。
２７は第３図に示すように４方向分岐の場合は＜０．
０）、 ＜０． １＞、 （１，０）、
＜１゜１）の４等り、２方向分岐の場合は（０，Ｏ
）。
０）、 ＜０． １＞、 （１，０）、
＜１゜１）の４等り、２方向分岐の場合は（０，Ｏ
）。
（０，１，）の２等り、条件分岐なしの場合は（０，０
）が出力される。したがって、２方向分岐の場合は、コ
ントロールレジスタ９．ｔｏのマイクロ命令グ）うちの
１個が有効にされ、分岐なしの場りはコンＩ・ロールし
ジスタ９のマイクロ命令が有効にされることになる、 第４図は本実施例のタイムチャーｌ〜を示す。第・１図
において、本実施例は前のマシンサイクルＴでマイクロ
命令によるアドレス設定・読出しを行い、次のマシンサ
イクルＴで抑止、演算およびテスｌ−を行うが、びとつ
前のマシンサイクル１゛で読出されｔ：マイクロ命令の
演算結果にしたがって条件分岐を行う場合に次のマシン
サイクルのアドレス設定・読出しを行う５ 〔発明の効果〕 以」−説明したように本発明は、コントロールスｉ−ア
、コンｌへロールレジスタ、アドレスレジスタを４個も
ち、涜出しアドレスが０．Ｎ、２Ｎ。３Ｎである４個の
マイクロ命令を同時に読出し、びとつ前のマシンサイク
ルで読出されたマイクロ命令の演算結果によって不要と
なる３個のマイクロ命令を無効とし、ただ１個のマイク
ｌ１７命令だけを有効とすることによって、演算結果に
したがって条件分岐を行う場合、分岐するまでの余計な
マイクロ命令の制御を省略できるので、［−′〜Ｖ処理
の高速化をはかることができる。
）が出力される。したがって、２方向分岐の場合は、コ
ントロールレジスタ９．ｔｏのマイクロ命令グ）うちの
１個が有効にされ、分岐なしの場りはコンＩ・ロールし
ジスタ９のマイクロ命令が有効にされることになる、 第４図は本実施例のタイムチャーｌ〜を示す。第・１図
において、本実施例は前のマシンサイクルＴでマイクロ
命令によるアドレス設定・読出しを行い、次のマシンサ
イクルＴで抑止、演算およびテスｌ−を行うが、びとつ
前のマシンサイクル１゛で読出されｔ：マイクロ命令の
演算結果にしたがって条件分岐を行う場合に次のマシン
サイクルのアドレス設定・読出しを行う５ 〔発明の効果〕 以」−説明したように本発明は、コントロールスｉ−ア
、コンｌへロールレジスタ、アドレスレジスタを４個も
ち、涜出しアドレスが０．Ｎ、２Ｎ。３Ｎである４個の
マイクロ命令を同時に読出し、びとつ前のマシンサイク
ルで読出されたマイクロ命令の演算結果によって不要と
なる３個のマイクロ命令を無効とし、ただ１個のマイク
ｌ１７命令だけを有効とすることによって、演算結果に
したがって条件分岐を行う場合、分岐するまでの余計な
マイクロ命令の制御を省略できるので、［−′〜Ｖ処理
の高速化をはかることができる。
第１図は本発明の一実施例を最ムよく示す口、第２図は
本実施例のマイク１コ命令抑止回路１５を示す図、第３
図は本実施例のテスト回路１４の出力状態を示す図、第
４図は本実施例のタイムチャ−１へを示す図である。 １〜・４・・・コンＩ−ロールス１−ア、５へ−８・・
アトしスレジスタ、（９〜１２・・・コンＩ−ロールし
ジスタ、１３・・・演算器、１４・テスト回路、１５・
・・マイクｒＬ−７５ ８３図 第、４−図
本実施例のマイク１コ命令抑止回路１５を示す図、第３
図は本実施例のテスト回路１４の出力状態を示す図、第
４図は本実施例のタイムチャ−１へを示す図である。 １〜・４・・・コンＩ−ロールス１−ア、５へ−８・・
アトしスレジスタ、（９〜１２・・・コンＩ−ロールし
ジスタ、１３・・・演算器、１４・テスト回路、１５・
・・マイクｒＬ−７５ ８３図 第、４−図
Claims (1)
- １マシンサイクル内で実行される制御フィールドと、次
のマシンサイクルで実行するマイクロ命令のアドレスを
指定するアドレスフィールドを含むマイクロ命令を有し
ている第１〜第４のコントロールストアと、前記マイク
ロ命令の前記アドレスフィールドを格納し、前記第１の
コントロールストアから読出される前記マイクロ命令を
指定する第１のアドレスレジスタと、前記第１〜第４の
コントロールストアから読出された前記マイクロ命令を
格納する第１〜第４のコントロールレジスタと、前記マ
イクロ命令の前記アドレスフィールドに＋Ｎ、＋２Ｎ、
＋３Ｎ（Ｎは整数）を加算する第１〜第３のアドレス加
算器と、前記第１〜第３のアドレス加算器で加算された
結果を格納し、前記第２〜第４のコントロールストアか
ら読出される前記マイクロ命令を指定する第２〜第４の
アドレスレジスタと、前記マイクロ命令の前記制御フィ
ールドによって制御される演算器と、前記演算器の演算
結果により条件判定を行うテスト回路と、前記第１〜第
４のコントロールレジスタにそれぞれ格納されている前
記マイクロ命令のうち、不要となる３個の前記マイクロ
命令の前記制御フィールド、および前記アドレスフィー
ルを無効とするマイクロ命令抑止回路とを有するマイク
ロ命令制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23493786A JPS6388640A (ja) | 1986-10-01 | 1986-10-01 | マイクロ命令制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23493786A JPS6388640A (ja) | 1986-10-01 | 1986-10-01 | マイクロ命令制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6388640A true JPS6388640A (ja) | 1988-04-19 |
Family
ID=16978607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23493786A Pending JPS6388640A (ja) | 1986-10-01 | 1986-10-01 | マイクロ命令制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6388640A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04117526A (ja) * | 1990-09-07 | 1992-04-17 | Koufu Nippon Denki Kk | マイクロプログラム制御装置 |
-
1986
- 1986-10-01 JP JP23493786A patent/JPS6388640A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04117526A (ja) * | 1990-09-07 | 1992-04-17 | Koufu Nippon Denki Kk | マイクロプログラム制御装置 |
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