JPH04246735A - インサーキットエミュレータ - Google Patents
インサーキットエミュレータInfo
- Publication number
- JPH04246735A JPH04246735A JP3011740A JP1174091A JPH04246735A JP H04246735 A JPH04246735 A JP H04246735A JP 3011740 A JP3011740 A JP 3011740A JP 1174091 A JP1174091 A JP 1174091A JP H04246735 A JPH04246735 A JP H04246735A
- Authority
- JP
- Japan
- Prior art keywords
- voltage abnormality
- power supply
- abnormality signal
- supply voltage
- emulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005856 abnormality Effects 0.000 claims abstract description 67
- 238000001514 detection method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はインサーキットエミュレ
ータに関し、特にターゲットシステムの電源電圧異常時
に対応して、システム復帰機能を有するインサーキット
エミュレータに関する。
ータに関し、特にターゲットシステムの電源電圧異常時
に対応して、システム復帰機能を有するインサーキット
エミュレータに関する。
【０００２】
【従来の技術】従来のインサーキットエミュレータのブ
ロック図を図３に示す。図３に示されるように、従来の
インサーキットエミュレータ７は、ターゲットシステム
１１に対応して、インサーキットエミュレータ全体の制
御用として用いられるエミュレータ制御部８、エミュレ
ーションＣＰＵ９および電源電圧異常検出回路１０を備
えて構成されている。また、図４は、この従来例におけ
る、エミュレータ制御部８の動作に対応するフローチャ
ートである。
ロック図を図３に示す。図３に示されるように、従来の
インサーキットエミュレータ７は、ターゲットシステム
１１に対応して、インサーキットエミュレータ全体の制
御用として用いられるエミュレータ制御部８、エミュレ
ーションＣＰＵ９および電源電圧異常検出回路１０を備
えて構成されている。また、図４は、この従来例におけ
る、エミュレータ制御部８の動作に対応するフローチャ
ートである。
【０００３】図３において、エミュレーションＣＰＵ９
が、ターゲットシステム１１のプログラムに従って動作
していない状態（以下、ブレーク状態と云う）において
は、エミュレータ制御部８の制御作用により、ターゲッ
トシステム１１のメモリ読出しなど、必要に応じてエミ
ュレーションＣＰＵ９の動作が操作され（ステップ２０
３）、ターゲットシステム１１に対する制御が行われる
。
が、ターゲットシステム１１のプログラムに従って動作
していない状態（以下、ブレーク状態と云う）において
は、エミュレータ制御部８の制御作用により、ターゲッ
トシステム１１のメモリ読出しなど、必要に応じてエミ
ュレーションＣＰＵ９の動作が操作され（ステップ２０
３）、ターゲットシステム１１に対する制御が行われる
。
【０００４】また、電源電圧異常検出回路１０に対して
は、ターゲットシステム１１の電源電圧が予め引込まれ
ており、この電源電圧が所定の基準電圧を下回ると、電
源電圧異常検出回路１０においては、当該電源電圧の低
下を電源異常として検出され、電圧異常信号が出力され
てエミュレータ制御部８に送られる。従って、ターゲッ
トシステム１１における動作状態チェックなどが、必要
に応じてエミュレータ制御部８に読込まれる。
は、ターゲットシステム１１の電源電圧が予め引込まれ
ており、この電源電圧が所定の基準電圧を下回ると、電
源電圧異常検出回路１０においては、当該電源電圧の低
下を電源異常として検出され、電圧異常信号が出力され
てエミュレータ制御部８に送られる。従って、ターゲッ
トシステム１１における動作状態チェックなどが、必要
に応じてエミュレータ制御部８に読込まれる。
【０００５】なお、エミュレーションＣＰＵ操作（ステ
ップ２０３）については、ターゲットシステム１１が正
常に動作していない場合には、正しく動作しないため、
電源電圧異常信号を読出して（ステップ２０１）、異常
信号をチェックし（ステップ２０２）、異常ありの場合
には、ダーゲットシステム１１に関する異常報告（ステ
ップ２０４）などの回避処理が行われる。
ップ２０３）については、ターゲットシステム１１が正
常に動作していない場合には、正しく動作しないため、
電源電圧異常信号を読出して（ステップ２０１）、異常
信号をチェックし（ステップ２０２）、異常ありの場合
には、ダーゲットシステム１１に関する異常報告（ステ
ップ２０４）などの回避処理が行われる。
【０００６】
【発明が解決しようとする課題】上述した従来のインサ
ーキットエミュレータにおいては、エミュレーションＣ
ＰＵ９が、ターゲットシステム１１のプログラムに従っ
て動作していないブレーク状態において、ターゲットシ
ステムの電源を切ったり入れたりした場合には、ターゲ
ットシステム１１の電源と電源電圧異常検出回路１０と
を接続するターゲットプローブに雑音または誤信号が介
入し、このために、エミュレーションＣＰＵ９が暴走状
態となり、たとえ、ダーゲットシステム１１が正常動作
状態にあっても、エミュレータ制御部８によるエミュレ
ーションＣＰＵ９に対する操作制御が不可能となり、エ
ミュレーションＣＰＵ９自体の正常動作を保持すること
ができないという欠点がある。
ーキットエミュレータにおいては、エミュレーションＣ
ＰＵ９が、ターゲットシステム１１のプログラムに従っ
て動作していないブレーク状態において、ターゲットシ
ステムの電源を切ったり入れたりした場合には、ターゲ
ットシステム１１の電源と電源電圧異常検出回路１０と
を接続するターゲットプローブに雑音または誤信号が介
入し、このために、エミュレーションＣＰＵ９が暴走状
態となり、たとえ、ダーゲットシステム１１が正常動作
状態にあっても、エミュレータ制御部８によるエミュレ
ーションＣＰＵ９に対する操作制御が不可能となり、エ
ミュレーションＣＰＵ９自体の正常動作を保持すること
ができないという欠点がある。
【０００７】
【課題を解決するための手段】本発明のインサーキット
エミュレータは、被デバッグ装置の電源電圧異常を検出
して、所定の電圧異常信号を出力する電源電圧異常検出
回路と、前記電圧異常信号を入力して、当該電圧異常信
号を電源異常データとして保持する電圧異常信号保持回
路と、前記被デバッグ装置の動作を制御するエミュレー
ションＣＰＵと、前記電源電圧異常検出回路、電圧異常
信号保持回路およびエミュレーションＣＰＵ等の動作を
制御するエミュレーション制御部と、を備えて構成され
る。
エミュレータは、被デバッグ装置の電源電圧異常を検出
して、所定の電圧異常信号を出力する電源電圧異常検出
回路と、前記電圧異常信号を入力して、当該電圧異常信
号を電源異常データとして保持する電圧異常信号保持回
路と、前記被デバッグ装置の動作を制御するエミュレー
ションＣＰＵと、前記電源電圧異常検出回路、電圧異常
信号保持回路およびエミュレーションＣＰＵ等の動作を
制御するエミュレーション制御部と、を備えて構成され
る。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例のインサーキ
ットエミュレータ１は、ターゲットシステム６に対応し
て、インサーキットエミュレータ全体の制御用として用
いられるエミュレータ制御部２と、エミュレーションＣ
ＰＵ３と、電圧異常信号保持回路４と、電源電圧異常検
出回路５とを備えて構成されている。また、図２は、こ
の従来例における、エミュレータ制御部２の動作に対応
するフローチャートである。
である。図１に示されるように、本実施例のインサーキ
ットエミュレータ１は、ターゲットシステム６に対応し
て、インサーキットエミュレータ全体の制御用として用
いられるエミュレータ制御部２と、エミュレーションＣ
ＰＵ３と、電圧異常信号保持回路４と、電源電圧異常検
出回路５とを備えて構成されている。また、図２は、こ
の従来例における、エミュレータ制御部２の動作に対応
するフローチャートである。
【００１０】図１において明らかのように、本実施例に
おいては、従来のインサーキッエミュレータに対して、
新たに電圧異常信号保持回路４が設けられており、この
ことが本発明の特徴となっている。従来例の場合と同様
に、電源電圧異常検出回路５により、ターゲットシステ
ム６の電源電圧は常時監視されており、当該電源電圧が
所定の基準電圧を下回ると、電源電圧異常検出回路５か
らは電圧異常信号が出力され、エミュレータ制御部２と
電圧異常信号保持回路４に送られる。電圧異常信号保持
回路４においては、一度でも電圧異常信号が入力される
と、その電圧異常信号は電圧異常保持データとして保持
される。この電圧異常信号保持回路４による電圧異常信
号の保持機能により、エミュレータ制御部２による制御
作用を介して、エミュレーションＣＰＵ３の操作以外の
処理が行われている場合においても、ターゲットシステ
ム６における電源電圧異常状態の有無が明確な形におい
て保持されており、エミュレーションＣＰＵ３の操作の
処理段階におけるチェックが可能となる。
おいては、従来のインサーキッエミュレータに対して、
新たに電圧異常信号保持回路４が設けられており、この
ことが本発明の特徴となっている。従来例の場合と同様
に、電源電圧異常検出回路５により、ターゲットシステ
ム６の電源電圧は常時監視されており、当該電源電圧が
所定の基準電圧を下回ると、電源電圧異常検出回路５か
らは電圧異常信号が出力され、エミュレータ制御部２と
電圧異常信号保持回路４に送られる。電圧異常信号保持
回路４においては、一度でも電圧異常信号が入力される
と、その電圧異常信号は電圧異常保持データとして保持
される。この電圧異常信号保持回路４による電圧異常信
号の保持機能により、エミュレータ制御部２による制御
作用を介して、エミュレーションＣＰＵ３の操作以外の
処理が行われている場合においても、ターゲットシステ
ム６における電源電圧異常状態の有無が明確な形におい
て保持されており、エミュレーションＣＰＵ３の操作の
処理段階におけるチェックが可能となる。
【００１１】次に、図２に示されるエミュレータ制御部
２の動作フローチャートについて説明する。図２より明
らかなように、従来例の場合と異なり、エミュレーショ
ンＣＰＵ３の操作の処理（ステップ１０７）の前処理が
付加されている。
２の動作フローチャートについて説明する。図２より明
らかなように、従来例の場合と異なり、エミュレーショ
ンＣＰＵ３の操作の処理（ステップ１０７）の前処理が
付加されている。
【００１２】まず、電圧異常信号保持回路４から電圧異
常保持データが読出され（ステップ１０３）、ターゲッ
トシステム６の電源電圧異常の有無がチェックされて（
ステップ１０４）、異常がある場合には、エミュレーシ
ョンＣＰＵ３の初期化要求が出され、エミュレーション
ＣＰＵ３の初期化が行われる（ステップ１０５）。また
、次回の電源電圧異常時に対応する電圧異常信号を保持
するための準備として、既に電圧異常信号保持回路４に
保持されている前回の電圧異常データをクリアするため
の信号を電圧異常信号保持回路４に送出し、電圧異常信
号保持回路４の電圧異常データをクリアする（ステップ
１０６）。これらの一連の処理終了後において、エミュ
レーションＣＰＵ３の操作処理が行われる（ステップ１
０７）。
常保持データが読出され（ステップ１０３）、ターゲッ
トシステム６の電源電圧異常の有無がチェックされて（
ステップ１０４）、異常がある場合には、エミュレーシ
ョンＣＰＵ３の初期化要求が出され、エミュレーション
ＣＰＵ３の初期化が行われる（ステップ１０５）。また
、次回の電源電圧異常時に対応する電圧異常信号を保持
するための準備として、既に電圧異常信号保持回路４に
保持されている前回の電圧異常データをクリアするため
の信号を電圧異常信号保持回路４に送出し、電圧異常信
号保持回路４の電圧異常データをクリアする（ステップ
１０６）。これらの一連の処理終了後において、エミュ
レーションＣＰＵ３の操作処理が行われる（ステップ１
０７）。
【００１３】
【発明の効果】以上説明したように、本発明は、被デバ
ッグ装置であるターゲットシステムの電源の切・断に起
因する、エミュレーションＣＰＵの暴走状態においても
、エミュレータ制御部による制御作用を介して、エミュ
レーションＣＰＵを正常に動作させることができるとい
う効果がある。
ッグ装置であるターゲットシステムの電源の切・断に起
因する、エミュレーションＣＰＵの暴走状態においても
、エミュレータ制御部による制御作用を介して、エミュ
レーションＣＰＵを正常に動作させることができるとい
う効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例のエミュレータ制御部の動作フローチ
ャートを示す図である。
ャートを示す図である。
【図３】従来例を示すブロック図である。
【図４】従来例のエミュレータ制御部の動作フローチャ
ートを示す図である。
ートを示す図である。
１，７ インサーキットエミュレータ２，８
エミュレータ制御部 ３，９ エミュレーションＣＰＵ４ 電圧
異常信号保持回路 ５，１０ 電源電圧異常検出回路６，１１
ターゲットシステム
エミュレータ制御部 ３，９ エミュレーションＣＰＵ４ 電圧
異常信号保持回路 ５，１０ 電源電圧異常検出回路６，１１
ターゲットシステム
Claims (1)
- 【請求項１】 被デバッグ装置の電源電圧異常を検出
して、所定の電圧異常信号を出力する電源電圧異常検出
回路と、前記電圧異常信号を入力して、当該電圧異常信
号を電源異常データとして保持する電圧異常信号保持回
路と、前記被デバッグ装置の動作を制御するエミュレー
ションＣＰＵと、前記電源電圧異常検出回路、電圧異常
信号保持回路およびエミュレーションＣＰＵ等の動作を
制御するエミュレーション制御部と、を備えることを特
徴とするインサーキットエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011740A JPH04246735A (ja) | 1991-02-01 | 1991-02-01 | インサーキットエミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011740A JPH04246735A (ja) | 1991-02-01 | 1991-02-01 | インサーキットエミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04246735A true JPH04246735A (ja) | 1992-09-02 |
Family
ID=11786428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011740A Pending JPH04246735A (ja) | 1991-02-01 | 1991-02-01 | インサーキットエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04246735A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107544881A (zh) * | 2017-07-21 | 2018-01-05 | 郑州云海信息技术有限公司 | 一种用来模拟服务器输入电压异常debug卡电路及方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318445A (ja) * | 1986-07-10 | 1988-01-26 | Nec Corp | マイクロコンピユ−タ開発支援装置 |
| JPH0199119A (ja) * | 1987-10-12 | 1989-04-18 | Nec Corp | 電源電圧変動検出装置 |
-
1991
- 1991-02-01 JP JP3011740A patent/JPH04246735A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318445A (ja) * | 1986-07-10 | 1988-01-26 | Nec Corp | マイクロコンピユ−タ開発支援装置 |
| JPH0199119A (ja) * | 1987-10-12 | 1989-04-18 | Nec Corp | 電源電圧変動検出装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107544881A (zh) * | 2017-07-21 | 2018-01-05 | 郑州云海信息技术有限公司 | 一种用来模拟服务器输入电压异常debug卡电路及方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970729 |