JPH01169642A - 暴走検出回路 - Google Patents
暴走検出回路Info
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- JPH01169642A JPH01169642A JP62326963A JP32696387A JPH01169642A JP H01169642 A JPH01169642 A JP H01169642A JP 62326963 A JP62326963 A JP 62326963A JP 32696387 A JP32696387 A JP 32696387A JP H01169642 A JPH01169642 A JP H01169642A
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- 238000001514 detection method Methods 0.000 claims description 16
- 238000012544 monitoring process Methods 0.000 claims description 16
- 230000000875 corresponding effect Effects 0.000 abstract 5
- 101150065817 ROM2 gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピーータシステムの暴走検出回
路に関するものである。
路に関するものである。
従来よシシステムの機能の複雑化１回路規模の増加に対
応するため、ＭＰＵ 、ＲＯＭ 、ＲＡＭ 。
応するため、ＭＰＵ 、ＲＯＭ 、ＲＡＭ 。
Ｉ／Ｏ回路等で構成されるマイクロコンピータを用いた
電子機器が数多く開発されている。このような電子機器
に用いられるマイクロコンピ−タシステムのほとんどは
、ストアードプログラム方式であシ、ＲＯＭよシ逐次、
プログラムデータを読み出し、ＭＰＵが解析・実行して
いる。前記マイクロコンピュータシステムにおいては、
常に何らかの原因（電源の瞬断、ノイズ等）により、前
記ＭＰＵが異常なデータを読み込み、前記マイクロコン
ピュータシステムが暴走する可能性がある。そのため、
前記マイクロコンピーータシステムの暴走を検出し、暴
走検出信号を出力する回路として、特開昭５７−／Ｏ５
５５８号「処理装置の暴走検出回路」の公報に記載のよ
うに、タイマーを設けて、暴走時にタイマーがリセット
されないことにより暴走検出を行なう回路が知られてい
る。
電子機器が数多く開発されている。このような電子機器
に用いられるマイクロコンピ−タシステムのほとんどは
、ストアードプログラム方式であシ、ＲＯＭよシ逐次、
プログラムデータを読み出し、ＭＰＵが解析・実行して
いる。前記マイクロコンピュータシステムにおいては、
常に何らかの原因（電源の瞬断、ノイズ等）により、前
記ＭＰＵが異常なデータを読み込み、前記マイクロコン
ピュータシステムが暴走する可能性がある。そのため、
前記マイクロコンピーータシステムの暴走を検出し、暴
走検出信号を出力する回路として、特開昭５７−／Ｏ５
５５８号「処理装置の暴走検出回路」の公報に記載のよ
うに、タイマーを設けて、暴走時にタイマーがリセット
されないことにより暴走検出を行なう回路が知られてい
る。
しかしながら、上記のタイマーを用いてマイクロコンピ
ュータシステムの暴走を検出する回路においては、タイ
マーをリセットするプログラムをシステムプログラム中
に入れ込む必要があシ、さらにタイマーをリセットする
周期をタイマーがリセットされないために暴走検出信号
を出力する時間よシ短かくするよう、所定時間内にタイ
マーをリセットするよう前述のタイマーリセットグログ
ラムを前述のシステムプログラムの随所に入れ込む必要
がちシステムプログラムの作成上、大きな制約事項とな
る。システムプログラム作成の負担を軽減するために、
タイマーがリセットされないために暴走検出信号を出力
する時間を長（設定すると、前記マイクロコンピュータ
システムカ暴走しても、即ちに暴走を検出することがで
きず、暴走検出回路の本来の機能を果たすことができな
い。
ュータシステムの暴走を検出する回路においては、タイ
マーをリセットするプログラムをシステムプログラム中
に入れ込む必要があシ、さらにタイマーをリセットする
周期をタイマーがリセットされないために暴走検出信号
を出力する時間よシ短かくするよう、所定時間内にタイ
マーをリセットするよう前述のタイマーリセットグログ
ラムを前述のシステムプログラムの随所に入れ込む必要
がちシステムプログラムの作成上、大きな制約事項とな
る。システムプログラム作成の負担を軽減するために、
タイマーがリセットされないために暴走検出信号を出力
する時間を長（設定すると、前記マイクロコンピュータ
システムカ暴走しても、即ちに暴走を検出することがで
きず、暴走検出回路の本来の機能を果たすことができな
い。
また、前記マイクロコンピュータの暴走によっては、前
述のタイマーをリセットするプログラムを含んだ無限ル
ープに落ち入る暴走も考えられ、このような暴走におい
ては、前記タイマーヲ用イた暴走検出回路では、暴走を
検出することができない。
述のタイマーをリセットするプログラムを含んだ無限ル
ープに落ち入る暴走も考えられ、このような暴走におい
ては、前記タイマーヲ用イた暴走検出回路では、暴走を
検出することができない。
本発明の目的は、以上述べたようにプログラムの作成に
制約を与えることなく、また、マイクロコンピュータシ
ステムが暴走した場合、直ちに暴走を検出し、暴走検出
信号を出力する暴走検出回路を提供することにある。
制約を与えることなく、また、マイクロコンピュータシ
ステムが暴走した場合、直ちに暴走を検出し、暴走検出
信号を出力する暴走検出回路を提供することにある。
上記目的は、プログラムを記憶しているＲＯＭ内の特定
のデータに対応して、２ビツト以上のチェックビットを
付与したチェックビット回路と、前記チェックビット回
路の各出力を監視し、暴走検出信号を出力する暴走検出
回路とによって達成される。
のデータに対応して、２ビツト以上のチェックビットを
付与したチェックビット回路と、前記チェックビット回
路の各出力を監視し、暴走検出信号を出力する暴走検出
回路とによって達成される。
前述ノチェックピットは、プログラムを記憶しているＲ
ＯＭ内の特定のデータに対応して付与されているため、
前述のマイクロコンピュータシステムの正常動作におい
て、シーケンシャルに前記ＲＯＭよシブログラムデータ
が読み出されるに従い、前述のチェックビット回路よシ
、各々のチエ・ ろ ・ ツクビットに対応した信号がある規則性を持って出力さ
れることになる。前述の暴走監視回路では１、前記チェ
ックビット回路よシの各々のチェックビットに対応した
出力信号の規則性を監視し、もし前述の各々のチェック
ビットに対応した出力信号が、前記チェックビット回路
より出力されない時、直ちに前記マイクロコンピュータ
システムの暴走として、暴走検出信号ｔ−前記暴走監視
回路より出力することにより、＠記マイクロコンピュー
タシステムの暴走を確実に検出することができる。
ＯＭ内の特定のデータに対応して付与されているため、
前述のマイクロコンピュータシステムの正常動作におい
て、シーケンシャルに前記ＲＯＭよシブログラムデータ
が読み出されるに従い、前述のチェックビット回路よシ
、各々のチエ・ ろ ・ ツクビットに対応した信号がある規則性を持って出力さ
れることになる。前述の暴走監視回路では１、前記チェ
ックビット回路よシの各々のチェックビットに対応した
出力信号の規則性を監視し、もし前述の各々のチェック
ビットに対応した出力信号が、前記チェックビット回路
より出力されない時、直ちに前記マイクロコンピュータ
システムの暴走として、暴走検出信号ｔ−前記暴走監視
回路より出力することにより、＠記マイクロコンピュー
タシステムの暴走を確実に検出することができる。
以下、本発明の一実施例を第１図〜第６図によシ説明す
る。第１図は本発明の第１項記載型項の一実施例であシ
、第２図は本発明の第２項記載率項の一実施例である。
る。第１図は本発明の第１項記載型項の一実施例であシ
、第２図は本発明の第２項記載率項の一実施例である。
第１図及び第２図において、１はＭＰＵ、２はＲＯＭ、
３はＲＡＭ、、ｌは１／Ｏ回路、５はチェックビット回
路、６は暴走検出回路である。第３図はプログラムデー
タの記憶されている前記ＲＯＭ２内のデータと前記ＲＯ
Ｍ Ｚ内のデータに対応して付与されたチェックビット
回路内の２ビツトのチェックビットとの一例を示したも
のである。第６図において、第１のチェックビットは、
前記ＲＯＭ内の特定データ′２０１に対応してアドレス
゛’ ｏｉ ｏｏ ”、“２０００”に“１ ”が付与
されている。（アドレス“０／Ｏ０”のデータ ２０″
はマイクロコンピュータＨＤ６８００において無条件分
岐命令であシ、アドレス“２０００”のデータ“２０”
はマイクロコンピュータＨＤ＋５８００において加算命
令“ＢＢ”のオペランド２０／Ｏ ”である。）、第２
のチェックビットは、前記第１のチェックビットの“１
”が付与されたアドレス（“口／Ｏ０ ”、”２０００
”）に２番地加算したアドレス”、０１ａ２”。
３はＲＡＭ、、ｌは１／Ｏ回路、５はチェックビット回
路、６は暴走検出回路である。第３図はプログラムデー
タの記憶されている前記ＲＯＭ２内のデータと前記ＲＯ
Ｍ Ｚ内のデータに対応して付与されたチェックビット
回路内の２ビツトのチェックビットとの一例を示したも
のである。第６図において、第１のチェックビットは、
前記ＲＯＭ内の特定データ′２０１に対応してアドレス
゛’ ｏｉ ｏｏ ”、“２０００”に“１ ”が付与
されている。（アドレス“０／Ｏ０”のデータ ２０″
はマイクロコンピュータＨＤ６８００において無条件分
岐命令であシ、アドレス“２０００”のデータ“２０”
はマイクロコンピュータＨＤ＋５８００において加算命
令“ＢＢ”のオペランド２０／Ｏ ”である。）、第２
のチェックビットは、前記第１のチェックビットの“１
”が付与されたアドレス（“口／Ｏ０ ”、”２０００
”）に２番地加算したアドレス”、０１ａ２”。
” ２００２ ”とアドレス″０１１１ ″に“１ ″
が付与されている。（アドレス“０１１１ ″はアドレ
ス“０／Ｏ０”の無条件分岐命令“２０”の分岐先アド
レスである。） 前述のマイクロコンピュータシステムにおいて、正常動
作時は、ＲＯＭ２よシシステムクロックを基準にしてプ
ログラムデータが読み出され、ＭＰＵｌはＲＯＭ２よシ
読み出されたプログラムデータを解析し、実行する。今
ＲＯＭ２よりアドレス“’０／Ｏ０ ″に記憶されたプ
ログラムデータ“２０ ″が読み出されると、ＭＰＵ１
はＭＰ［Ｊ１内のアドレスカウンタをカウントアンプし
、アドレス″ｏｉｏｉ ’のプログラムデータ“／Ｏ
′′を前記ＭＰＵ ｉ内のアドレスカウンタの値に加
算し、さらにアドレスカウンタをカウントアツプし、ア
ドレス“０１１１ ”のプログラムデータ“４０″をＲ
ＯＭ２よシ読み出す。この様な動作時において、ＲＯＭ
２よりアドレス“０／Ｏ０”のプログラムデータ“２０
″が読み出されると、これに同期して前記チェックビ
ット回路５よシ第１のチェックビットの“１ ″に応じ
た出力信号が出力され、ＲＯＭ２よりアドレス“”０１
１１ ″のプログラムデータ“４０″が読み出される
と、これに同期して前記チェックビット回路５より第２
のチェックビットの“１ ″に応じた出力信号が出力さ
れる。
が付与されている。（アドレス“０１１１ ″はアドレ
ス“０／Ｏ０”の無条件分岐命令“２０”の分岐先アド
レスである。） 前述のマイクロコンピュータシステムにおいて、正常動
作時は、ＲＯＭ２よシシステムクロックを基準にしてプ
ログラムデータが読み出され、ＭＰＵｌはＲＯＭ２よシ
読み出されたプログラムデータを解析し、実行する。今
ＲＯＭ２よりアドレス“’０／Ｏ０ ″に記憶されたプ
ログラムデータ“２０ ″が読み出されると、ＭＰＵ１
はＭＰ［Ｊ１内のアドレスカウンタをカウントアンプし
、アドレス″ｏｉｏｉ ’のプログラムデータ“／Ｏ
′′を前記ＭＰＵ ｉ内のアドレスカウンタの値に加
算し、さらにアドレスカウンタをカウントアツプし、ア
ドレス“０１１１ ”のプログラムデータ“４０″をＲ
ＯＭ２よシ読み出す。この様な動作時において、ＲＯＭ
２よりアドレス“０／Ｏ０”のプログラムデータ“２０
″が読み出されると、これに同期して前記チェックビ
ット回路５よシ第１のチェックビットの“１ ″に応じ
た出力信号が出力され、ＲＯＭ２よりアドレス“”０１
１１ ″のプログラムデータ“４０″が読み出される
と、これに同期して前記チェックビット回路５より第２
のチェックビットの“１ ″に応じた出力信号が出力さ
れる。
また、ＲＯＭ２よシアドレス“１ＦＦＦ”に記憶された
プログラムデータ“ＢＢ″が読み出されるとＭＰ［Ｊｌ
はアドレス″２０００ ”及び“′２００１ ”のプロ
グラムデータ“２０ ””、”ｉｏ ”をＲＯＭ２よシ
読み出した後、加算処理を実行した後、アドレス“２０
０２ ”のプログラムデータ“４０″をＲＯＭ２より読
み出す。この様な動作時において、ＲＯＭ２よシアドレ
ス“２０００”のプログラムデータ“２０″が読み出さ
れると、これに同期して前記チェックビット回路５よシ
第１のチェックビットの“１ ″に応じた出力信号が出
力され、ＲＯＭ２よりアドレス“２００２”が読み出さ
れると、これに同期して前記チェックビット回路５よシ
第２のチェックビットの“１ ”に応じた出力信号が出
力される。
プログラムデータ“ＢＢ″が読み出されるとＭＰ［Ｊｌ
はアドレス″２０００ ”及び“′２００１ ”のプロ
グラムデータ“２０ ””、”ｉｏ ”をＲＯＭ２よシ
読み出した後、加算処理を実行した後、アドレス“２０
０２ ”のプログラムデータ“４０″をＲＯＭ２より読
み出す。この様な動作時において、ＲＯＭ２よシアドレ
ス“２０００”のプログラムデータ“２０″が読み出さ
れると、これに同期して前記チェックビット回路５よシ
第１のチェックビットの“１ ″に応じた出力信号が出
力され、ＲＯＭ２よりアドレス“２００２”が読み出さ
れると、これに同期して前記チェックビット回路５よシ
第２のチェックビットの“１ ”に応じた出力信号が出
力される。
このように、前記マイクロコンピュータシステムの正常
動作時においては、前記チェックビット回路５より第１
のチェックビットの“１ ″に応じた出力信号が出力さ
れると、続いて必ず、前記チェックビット回路５よシ第
２のチェックビットの“１ ”に応じた出力信号が出力
される。
動作時においては、前記チェックビット回路５より第１
のチェックビットの“１ ″に応じた出力信号が出力さ
れると、続いて必ず、前記チェックビット回路５よシ第
２のチェックビットの“１ ”に応じた出力信号が出力
される。
次に、前述のマイクロコンピータシステムに、 ７ 。
おいて、電源瞬断、ノイズ、ＲＯＭ２よシのプログラム
データの読み込みミス等によって、ＭＰｏｌに誤ったプ
ログラムデータが読み込まれると、ＩＮＪ 述（７）マ
イクロコンピュータシステムは容易に暴走することにな
る。今、前述のマイクロコンピ−タシステムが暴走し、
アドレス“２０００”のプログラムデータ″２０”がＲ
ＯＭ２よシ読み出されると、ＭＰＵ１は“２０″を無条
件分岐命令として、アドレス“２００１ ”のプログラ
ムデータ″／Ｏ”全ＲＯＭ２よシ読み出し、ＭＰｏｌ内
のアドレスカウンタに加算して、アドレス“２０１１
″のプログラムデータ“４ｃ ”をＲＯＭ２よシ読み出
す。この様な暴走動作時において、ＲＯＭ２よりアドレ
ス″２０００ ”のプログラムデータが読み出されると
、これに同期して前記チェックビット回路５より第１の
チェックビットの“１”に応じた出力信号が出力される
。しかし、ＲＣ）Ｍ２よシアドレス ２０１１ ”の
プログラムデータ“４ｃ″が読み出されても、前記チエ
ツクピント回路５よシ第２のチェックビットの“１ ″
に応じ、 ８ 。
データの読み込みミス等によって、ＭＰｏｌに誤ったプ
ログラムデータが読み込まれると、ＩＮＪ 述（７）マ
イクロコンピュータシステムは容易に暴走することにな
る。今、前述のマイクロコンピ−タシステムが暴走し、
アドレス“２０００”のプログラムデータ″２０”がＲ
ＯＭ２よシ読み出されると、ＭＰＵ１は“２０″を無条
件分岐命令として、アドレス“２００１ ”のプログラ
ムデータ″／Ｏ”全ＲＯＭ２よシ読み出し、ＭＰｏｌ内
のアドレスカウンタに加算して、アドレス“２０１１
″のプログラムデータ“４ｃ ”をＲＯＭ２よシ読み出
す。この様な暴走動作時において、ＲＯＭ２よりアドレ
ス″２０００ ”のプログラムデータが読み出されると
、これに同期して前記チェックビット回路５より第１の
チェックビットの“１”に応じた出力信号が出力される
。しかし、ＲＣ）Ｍ２よシアドレス ２０１１ ”の
プログラムデータ“４ｃ″が読み出されても、前記チエ
ツクピント回路５よシ第２のチェックビットの“１ ″
に応じ、 ８ 。
た出力信号が出力されない。なぜならば、アドレス″２
０１１ ”のプログラムデータ“４Ｃ″に対応する第２
のチェックビットは“０″だからである。
０１１ ”のプログラムデータ“４Ｃ″に対応する第２
のチェックビットは“０″だからである。
このように、前記マイクロコンピュータシステムの暴走
動作時においては、前記チェックビット回路５よυ第１
のチェックビットの１ ”に応じた出力信号が出力され
るが、続いては前記チェックビット回路５よシ第２のチ
エツクピントの“１”に応じた出力信号が出力されない
。
動作時においては、前記チェックビット回路５よυ第１
のチェックビットの１ ”に応じた出力信号が出力され
るが、続いては前記チェックビット回路５よシ第２のチ
エツクピントの“１”に応じた出力信号が出力されない
。
従って、前記チェックビット回路５よシ第１のチェック
ビットの“１ ″に応じた出力信号に続いて第２のチェ
ックビットの“１ ″に応じた出力信号が出力されるか
否かを監視することによって前述のマイクロコンピュー
タシステムの暴走を検出することができる。
ビットの“１ ″に応じた出力信号に続いて第２のチェ
ックビットの“１ ″に応じた出力信号が出力されるか
否かを監視することによって前述のマイクロコンピュー
タシステムの暴走を検出することができる。
第４図は第１図及び第２図に示した本発明の一実施例に
おける暴走監視回路６の一例である。７は単安定マルチ
バイブレーク、８はロード機能を有するカウンタ、 ９
、／Ｏはゲート素子、１１はＳ／Ｒフリッグフロソプ
である。第５図は第４図の暴走監視回路６の正常動作時
のタイムチャートであシ、第６図は第４図の暴走監視回
路６の暴走検出時のタイムチャートである。
おける暴走監視回路６の一例である。７は単安定マルチ
バイブレーク、８はロード機能を有するカウンタ、 ９
、／Ｏはゲート素子、１１はＳ／Ｒフリッグフロソプ
である。第５図は第４図の暴走監視回路６の正常動作時
のタイムチャートであシ、第６図は第４図の暴走監視回
路６の暴走検出時のタイムチャートである。
次に第４図の暴走監視回路６の動作を第６図。
第５図、第６図を用いて説明する。
前記マイクロコンピーータシステムの正常動作時におい
ては、第５図に示すように前記チェックビット回路５よ
シ第１のチェックビットの１ ”に応じた出力信号が出
力されると、前記暴走監視回路６内の単安定マルチバイ
ブレータ７の出力端子Ｑは時間ＴＱの期間出力の論理レ
ベルが反転し“１ ”を出力する。また同時Ｋ、前記暴
走監視回路６内のカウンタ８は、予めセットされた値が
ロードされ、時間Ｔ０゜経過後出力端子Ｃ６よシ“１
”を出力する。前記単安定マルチバイブレータ７の時間
ＴＱは前記カウンタ８の時間Ｔ。。よシ十分長く設定さ
れているが、前述の如く、正常動作時においては、前記
チェックビット回路５より第１のチェックビットの“１
″に応じた出方信号が出力されると、続いて必ず前記
チェックビット回路５よシ第２のチェックビットの“１
″に応じた出力信号が出力されるため、前記単安定マ
ルチバイブレータ７はリセットされ、出力端子Ｑは“０
′”となる。
ては、第５図に示すように前記チェックビット回路５よ
シ第１のチェックビットの１ ”に応じた出力信号が出
力されると、前記暴走監視回路６内の単安定マルチバイ
ブレータ７の出力端子Ｑは時間ＴＱの期間出力の論理レ
ベルが反転し“１ ”を出力する。また同時Ｋ、前記暴
走監視回路６内のカウンタ８は、予めセットされた値が
ロードされ、時間Ｔ０゜経過後出力端子Ｃ６よシ“１
”を出力する。前記単安定マルチバイブレータ７の時間
ＴＱは前記カウンタ８の時間Ｔ。。よシ十分長く設定さ
れているが、前述の如く、正常動作時においては、前記
チェックビット回路５より第１のチェックビットの“１
″に応じた出方信号が出力されると、続いて必ず前記
チェックビット回路５よシ第２のチェックビットの“１
″に応じた出力信号が出力されるため、前記単安定マ
ルチバイブレータ７はリセットされ、出力端子Ｑは“０
′”となる。
なお、第４図に示すように、前記単安定マルチバイブレ
ータ７の出力端子ＱおよびＱの出力信号と前記カウンタ
８の出力端子Ｃ６の出力信号はゲート素子９および／Ｏ
を介してＳ／Ｒフリップフロップ１１のＳＥＴ及びＲＥ
ＳＥＴ端子に接続されている。従って、前記カウンタ８
の出力端子Ｃ８より“１ ”が出力される時、前述の如
く、前記単安定マルチバイブレーク７出力端子Ｑは前記
チェックビット回路５よりの第２のチェックビットの“
１”に応じた出力信号によって“′０ ′となっている
ため、前記Ｓ／ＲクリップフロップのＲＥＳＥＴ端子に
のみ“１ ″が印加されることにな９、前記Ｓ／Ｒフリ
ップフロップ１１の出力端子Ｑは“Ｏ″を出力する。
ータ７の出力端子ＱおよびＱの出力信号と前記カウンタ
８の出力端子Ｃ６の出力信号はゲート素子９および／Ｏ
を介してＳ／Ｒフリップフロップ１１のＳＥＴ及びＲＥ
ＳＥＴ端子に接続されている。従って、前記カウンタ８
の出力端子Ｃ８より“１ ”が出力される時、前述の如
く、前記単安定マルチバイブレーク７出力端子Ｑは前記
チェックビット回路５よりの第２のチェックビットの“
１”に応じた出力信号によって“′０ ′となっている
ため、前記Ｓ／ＲクリップフロップのＲＥＳＥＴ端子に
のみ“１ ″が印加されることにな９、前記Ｓ／Ｒフリ
ップフロップ１１の出力端子Ｑは“Ｏ″を出力する。
さて、Ｍ記マイクロコンピュータシステムの暴走動作時
においては、第６図に示すように、前記チエツクピント
回路５よシ第１のチェックビットの“１ ″に応じた出
力信号が出力されると、前記暴走監視回路６内の単安定
マルチバイブレータ７の出力端子Ｑは時間ＴＱの期間出
力の論理レベルが反転し“１ ”を出力する。また同時
に、前記暴走監視回路６内のカウンタ８は、予めセット
された値がロードされ、時間Ｔ。。経過後出力端子Ｃ８
よシ“１ ”を出力する。前記単安定マルチバイブレー
タ７の時間ＴＱは前記カウンタ８の時間Ｔ。０よシ十分
長く設定されているため、前述の如く、暴走動作時にお
いては、前記チェックビット回路５よシ第１のチェック
ビットの“１ ″に応じた出力信号が出力されるが、続
いて前記チェックビット回路５よシ第２のチエツクピン
トの“１ ”に応じた出力信号が出力されず、前記単安
定マルチバイブレータ７はリセットされず、時間ＴＱの
期間出力端子Ｑよシ“１ ”を出力する。なお、第４図
に示すように、前記単安定マルチバイブレータ７の出力
端子ＱおよびＱの出力信号と前記カウンタ８の出力端子
Ｃ６の出力信号はゲート素子９および／Ｏヲ介してＳ／
Ｒフリップフロッグ１１のＳＥＴ及びＲＥＳＴ端子に接
続されている。従って、前記カウンタ８の出力端子Ｃ８
より“１ ”が出力される時、前述の如く、前記単安定
マルチバイブレータ７の出力端子Ｑは“１ ″となって
いるため、前記Ｓ／ＲフリップフロップのＳＥＴ端子に
“１ ″が印加されることになり、前記Ｓ／Ｒフリップ
フロップ１１の出力端子Ｑは“１ ”となる。前記Ｓ／
Ｒフリップフロップ１１の出力端子Ｑよシの出力信号を
暴走検出信号とすることによシ、前記Ｓ／Ｒフリップフ
ロップよシ“１ ”が出力されると前述ノマイクロコン
ピーータシステムの暴走として検出できることになる。
においては、第６図に示すように、前記チエツクピント
回路５よシ第１のチェックビットの“１ ″に応じた出
力信号が出力されると、前記暴走監視回路６内の単安定
マルチバイブレータ７の出力端子Ｑは時間ＴＱの期間出
力の論理レベルが反転し“１ ”を出力する。また同時
に、前記暴走監視回路６内のカウンタ８は、予めセット
された値がロードされ、時間Ｔ。。経過後出力端子Ｃ８
よシ“１ ”を出力する。前記単安定マルチバイブレー
タ７の時間ＴＱは前記カウンタ８の時間Ｔ。０よシ十分
長く設定されているため、前述の如く、暴走動作時にお
いては、前記チェックビット回路５よシ第１のチェック
ビットの“１ ″に応じた出力信号が出力されるが、続
いて前記チェックビット回路５よシ第２のチエツクピン
トの“１ ”に応じた出力信号が出力されず、前記単安
定マルチバイブレータ７はリセットされず、時間ＴＱの
期間出力端子Ｑよシ“１ ”を出力する。なお、第４図
に示すように、前記単安定マルチバイブレータ７の出力
端子ＱおよびＱの出力信号と前記カウンタ８の出力端子
Ｃ６の出力信号はゲート素子９および／Ｏヲ介してＳ／
Ｒフリップフロッグ１１のＳＥＴ及びＲＥＳＴ端子に接
続されている。従って、前記カウンタ８の出力端子Ｃ８
より“１ ”が出力される時、前述の如く、前記単安定
マルチバイブレータ７の出力端子Ｑは“１ ″となって
いるため、前記Ｓ／ＲフリップフロップのＳＥＴ端子に
“１ ″が印加されることになり、前記Ｓ／Ｒフリップ
フロップ１１の出力端子Ｑは“１ ”となる。前記Ｓ／
Ｒフリップフロップ１１の出力端子Ｑよシの出力信号を
暴走検出信号とすることによシ、前記Ｓ／Ｒフリップフ
ロップよシ“１ ”が出力されると前述ノマイクロコン
ピーータシステムの暴走として検出できることになる。
以上述べたように、第６図に示す如く、プログラムを記
憶しているＲＯＭ２内の特定のデータに対応して、２ピ
ット以上のチェックビットを付与すれば、各々のチェッ
クビットに対応した信号がある規則性を持って前記チェ
ックビット回路５よシ出力されることになる。従って暴
走監視回路６で各々のチェックビットに対応した出力信
号の規削性を監視することによって前記マイクロコンピ
ュータシステムの暴走を検出することができる。
憶しているＲＯＭ２内の特定のデータに対応して、２ピ
ット以上のチェックビットを付与すれば、各々のチェッ
クビットに対応した信号がある規則性を持って前記チェ
ックビット回路５よシ出力されることになる。従って暴
走監視回路６で各々のチェックビットに対応した出力信
号の規削性を監視することによって前記マイクロコンピ
ュータシステムの暴走を検出することができる。
なお、第５図、第６図に示す如く前記単安定マルチバイ
ブレータ７の出力端子Ｑよシ“１ ”を出力する時間Ｔ
Ｑ及び前記カウンタ８の出力端子Ｃ６より“１ ”を出
力するまでの時間Ｔ。。は、システムクロックの数サイ
クル時間であシ、従って前記マイクロコンピータシステ
ムが暴走し、第６図に示すような状態になると即ちに、
暴走を検出することができる。
ブレータ７の出力端子Ｑよシ“１ ”を出力する時間Ｔ
Ｑ及び前記カウンタ８の出力端子Ｃ６より“１ ”を出
力するまでの時間Ｔ。。は、システムクロックの数サイ
クル時間であシ、従って前記マイクロコンピータシステ
ムが暴走し、第６図に示すような状態になると即ちに、
暴走を検出することができる。
本発明によれば、マイクロコンピュータシステムが暴走
した場合、従来のタイマーを用いて暴走検出を行なう方
法に較べて極めて短時間で暴走を検出することができ、
前記マイクロコンピュータシステムを用いている電子機
器に損害を軽減できる。さらに、無限ループに落ち入る
暴走に対しても本発明によれば、無限ループに落ち入る
前に暴走を検出することができる。
した場合、従来のタイマーを用いて暴走検出を行なう方
法に較べて極めて短時間で暴走を検出することができ、
前記マイクロコンピュータシステムを用いている電子機
器に損害を軽減できる。さらに、無限ループに落ち入る
暴走に対しても本発明によれば、無限ループに落ち入る
前に暴走を検出することができる。
さらに、本発明はシステムプログラム作成において何ら
制約を与えないため、システムクロックムを作成しやす
く、デパックおよび変更を容易に行なうことができる。
制約を与えないため、システムクロックムを作成しやす
く、デパックおよび変更を容易に行なうことができる。
第１図は本発明の一実施例のブロック図、第２図は本発
明の他の実施例のブロック図、第６図は、第１図および
第２図のＲＯＭおよびチェックビット回路のデータを示
すブロック図、第４図は、第１図および第２図の暴走監
視回路のを示す回路図、第５図および第６図は第４図の
暴走監視回路の動作を示すタイムチャートである。 １・・・ＭＰＵ、 ２・・・ＲＯＭ、３・
・・ＲＡＭ、 ４・・・Ｉ／Ｏ回路、５・・
・チエ’）クビソト回路、６・・・暴走監視回路、７・
・・単安定マルチバイブレータ、 ８・・・カウンタ、 ９，／Ｏ・・・ゲート素
子、１１・・・Ｓ／Ｒフリップフロッグ。
明の他の実施例のブロック図、第６図は、第１図および
第２図のＲＯＭおよびチェックビット回路のデータを示
すブロック図、第４図は、第１図および第２図の暴走監
視回路のを示す回路図、第５図および第６図は第４図の
暴走監視回路の動作を示すタイムチャートである。 １・・・ＭＰＵ、 ２・・・ＲＯＭ、３・
・・ＲＡＭ、 ４・・・Ｉ／Ｏ回路、５・・
・チエ’）クビソト回路、６・・・暴走監視回路、７・
・・単安定マルチバイブレータ、 ８・・・カウンタ、 ９，／Ｏ・・・ゲート素
子、１１・・・Ｓ／Ｒフリップフロッグ。
Claims (1)
- １．ＭＰＵ，ＲＯＭ，ＲＡＭ，Ｉ／Ｏ回路等で構成され
たマイクロコンピュータシステムにおいて、前記ＲＯＭ
内に記憶された特定データに対応して、２ビット以上の
チェックビットを付与したチェックビット回路と、前記
チェックビット回路の出力信号が所定時間内に、前記チ
ェックビット回路より出力されない場合、前記マイクロ
コンピュータシステムの暴走と判定し、暴走検出信号を
出力する暴走監視回路とを備えたことを特徴とする暴走
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62326963A JPH01169642A (ja) | 1987-12-25 | 1987-12-25 | 暴走検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62326963A JPH01169642A (ja) | 1987-12-25 | 1987-12-25 | 暴走検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01169642A true JPH01169642A (ja) | 1989-07-04 |
Family
ID=18193745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62326963A Pending JPH01169642A (ja) | 1987-12-25 | 1987-12-25 | 暴走検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01169642A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6015362A (en) * | 1997-05-06 | 2000-01-18 | Kanzaki Kokyukoki Mfg. Co., Ltd. | Differential gear assembly with disc-shaped input member |
| US6443869B1 (en) | 1996-08-16 | 2002-09-03 | Hydro-Gear Limited Partnership | Transaxle with controlled traction differential |
-
1987
- 1987-12-25 JP JP62326963A patent/JPH01169642A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6443869B1 (en) | 1996-08-16 | 2002-09-03 | Hydro-Gear Limited Partnership | Transaxle with controlled traction differential |
| US6015362A (en) * | 1997-05-06 | 2000-01-18 | Kanzaki Kokyukoki Mfg. Co., Ltd. | Differential gear assembly with disc-shaped input member |
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