JPS62276637A - 中央処理装置の動作監視回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は中央処理装置の処理状態を監視して処理状態が
異常な場合中央処理装置を初期状態にリセットする動作
監視回路に関する。

〔従来の技術〕

従来、中央処理装置（以降、　ＣＰＵと称する）の命令
実行異常を検出し、警報信号を発生もしくは、ＣＰＵ’
ｉリセットする方式としては１次の方式が良く知られて
いる。

１、　　ＣＰＵの動作状態を示すステータス信号をデコ
ードして行なう。

２、複数アドレス信号を微分し、その論理和を用いて警
報信号を発生または、　ＣＰＵをリセットする。

３、定期的に警報回路またはＣＰＵＩＪセット回路１ｃ
ＰＵから出力するリセットパルスによシリセットする。

〔発明が解決しようとする問題点〕

しかしながら、これらの従来例には１次のような欠点が
ある。

第１の方式では、ステータス信号を出力しないＣＰＵＫ
は使用出来ない。　また、ステータス信号から異常動作
の情報全デコードする回路が必要になる。

第２の方式では、アドレスの少ない４ビツトまたは８ビ
ツトのＣＰＵのときけ効果があるが。

アドレスが多い１６ビノト、３２ピツトのＣＰＵ１７）
場合は回路規模が大きくなる。

第３の方式では、　ＣＰＵからのりセント回路処理ルー
チンのみが正常の時、つまシこのルーチン全含む異常無
限ルーチ／に入った時でも、全処理が正常とみなされて
しまい信頼性が劣る。

以上の説明で明らかなように、従来例では。

回路規模が大きくなったり、リセット信号出力処理ルー
チンのみが正常の場合には警報信号または、ＣＰＵリセ
ット信号が出力されないなど信頼性面で劣る欠点があっ
た。

本発明は前述の欠点全解消する為に、　ＣＰＵの実行処
理進度ｉ、ＣＰＵで計数すると共に、　ＣＰＵ外でも計
数して２つの計数値全比較する仁とにより、信頼性を向
上させたＣＰＵの動作監視回路全提供することを目的と
する。

〔問題点を解決するための手段〕

本発明は、　ＣＰＵの実行命令を記憶Ｉ〜でいる第１の
記憶回路と、初期データ及び処理過程で生ずるデータを
一時記憶する書き込み、読み出し可能な第２の記憶回路
と、あらかじめ定められた設定時間内にリセットされな
い場合、前記ＣＰＵをリセットするタイマ付リセット回
路と。

前記ＣＰＵの処理進度を計数するカウンタと、このカウ
ンタの計数値と前記ＣＰＵが計数した該ＣＰＵの処理進
度と全比較し１両方が一致している場合前記タイマ付リ
セット回路をリセットする回路とを有し、前記比較結果
の不一致時に（蕾前記ＣＰＵ　’ｉミリセットるように
したことを特徴とする。

〔作用〕

本発明では、　ＣＰＵの命令実行過程を監視し。

命令実行異常が生じた場合、　ＣＰＵを初期状態にリセ
ットする回路である。すなわち、　ＣＰＵは命令実行過
程でＲＡ　Ｍに設けたカラ／りを１ずつ増加させ、その
値ｉ、ＣＰＵによシ直接アクセスされずかつカウント値
が前記ＲＡＭに設けたカウンタのカウント値と比較され
て両カウ／りのカウント値が一致しだ時カウントアンプ
するカウンタ（以降、　ＣＰＵ処理進度カウンタと称す
る）の出力値と比較する為に比較回路に出力する。そし
て、比較回路は、ＲＡＭに設けたカウンタの値と、　Ｃ
ＰＵ処理進度カウンタの値とが一致した場合、　ＣＰＵ
処理進度カウンタ全１増加させると共に、　ＣＰＵがリ
セットされないようにタイマ付ＣＰＵリセット回路ケリ
セットする。一方、　ＲＡＭに設けたカウンタの値と、
　ＣＰＵ処理進度カウ／りの値とが不一致の場合、タイ
マ付ＣＰＵＩＪセット回路はりセットされず、従ってＣ
ＰＵがリセットされる。

このように１本発明Ｖｉ、ＲＡＭにＣＰＵによってカフ
／ドアノブするカウンタを設け、このカウンタの値と、
　　ＣＰＵによらないでＣＰＵの処理進度全カウントす
るカウンタの値と全定期的に比較することによシ、　Ｃ
ＰＵの命令実行過程を監視すること全特徴とする。

〔実施例〕

本発明の実施例について図面を参照して説明する。第１
図は本発明による中央処理装置の動作監視回路のブロッ
ク構成図でちる。第１の記憶回路としてのＲＯＭ　１０
２には、　ＣＰＵｌ０Ｉの実行する命令が書込まれてい
る。実行命令群の先頭にＣＰＵ処理進度カウンタ１０６
ヲリセツトする命令を入れ、　ＣＰＵｌ０Ｉによってこ
の系の立ち上シ時に、　ＣＰＵ処理進度カウンタ１０６
の出力信号１．０９をリセット信号１０８　Ｋよって零
にする。また。

第２の記憶回路としてのＲＡＭ１０３に設けたカウンタ
の値を零にセントする。ＣＰＵ　１０１は、命令実行過
程でＲＡＭ　１０３のカウンタの値全定期的に比較回路
１０５に出力し、その後、カウンタ値を１増加させる。

系の立ち上シ直後に出力される値は、零でＣＰＵ処理進
度カウンタ１０６の出力値零と一致し、比較回路１０５
から一致パルス信号１０７が出力される。このことによ
り、タイマ付後、この動作を定期的に繰り返す。

ＣＰＵ　１０１が正常に動作し、かつＲＡＭ１０３のＣ
ＰＵによるアクセスが正しく行われている場合は、　Ｃ
ＰＵ処理進度カウンタ１０６のカウント値とＲＡＭ１０
３のカウント値は常に等しくなり、タイマ付ＣＰＵＩＪ
セット回路１０４は定期的に一致パルス１０７によって
リセットされ、　ＣＰＵｌ０ＩはそのままＲＯＭ　１０
２の命令を実行し続ける。

ＣＰＵｌ０ＩのＲＡＭ１０３に対するアクセス異常。

またはＣＰＵｌ０Ｉの命令実行誤り等が生じた場合。

ＣＰＵ処理進度カウンタ１０６のカウント値とＲＡＭ１
０３のカウント値とが一致しなくなる。従って。

タイマ付ＣＰＵリセット回路１０４がリセットされず、
　ＣＰＵ　１０ｉがタイマ付ＣＰＵリセット回路１０４
からのＣＰＵリセット信号１１０によってリセットされ
る。

以上説明したように、　ＣＰＵによシ直接アクセス可能
なＲＡＭとＣＰｔＪが直接アクセス出来ない回路にＣＰ
Ｕの処理進度カウンタをそれぞれ設け。

定期的にそれらの計数値全比較することによシ。

ＣＰＵの命令実行誤シヲ検出できる。

〔発明の効果〕

以上説明したように５本発明はＣＰＵの命令実行誤りを
容易にかつ、高い信頼性で検出することができる効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図。 １０１・・・ＣＰＵ、　１０２・・・ＲＯＭ、　　１０
３・・・ＲＡＭ。 １０４・・・タイマ付ＣＰＵリセット回路、１０５・・
・比較回路、１０６・・・ＣＰＵ処理進度カウ／り。 １１１・・・データバス、１１２・・・アドレスバス。

Claims (1)

【特許請求の範囲】
1. １、中央処理装置の実行命令を記憶している第１の記憶
   回路と、初期データ及び処理過程で生ずるデータを一時
   記憶する書き込み、読み出し可能な第２の記憶回路と、
   あらかじめ定められた設定時間内にリセットされない場
   合、前記中央処理装置をリセットするタイマ付リセット
   回路と、前記中央処理装置の処理進度を計数するカウン
   タと、このカウンタの計数値と前記中央処理装置自体が
   計数した該中央処理装置の処理進度とを比較し、両方が
   一致している場合前記タイマ付リセット回路をリセット
   する回路とを有し、前記比較結果の不一致時には前記中
   央処理装置をリセットするようにしたことを特徴とする
   中央処理装置の動作監視回路。