JPS6324331A - コンピユ−タの暴走検知装置 - Google Patents
コンピユ−タの暴走検知装置Info
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- JPS6324331A JPS6324331A JP61071165A JP7116586A JPS6324331A JP S6324331 A JPS6324331 A JP S6324331A JP 61071165 A JP61071165 A JP 61071165A JP 7116586 A JP7116586 A JP 7116586A JP S6324331 A JPS6324331 A JP S6324331A
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- 238000013500 data storage Methods 0.000 claims description 6
- 230000005856 abnormality Effects 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 4
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- 230000007547 defect Effects 0.000 description 2
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータの異常動作を検知する暴走検知
装置の改良に関する。
装置の改良に関する。
マイクロコンピュータを利用した装置の基本的な構成は
、第３図に示すように中央演算処理ユニット１（以下、
ＣＰＵと指称する）から出力されるアドレスバス２およ
びデータバス３にＲＯＭ（リード・オンリー・メモリ）
４およびＲＡＭ（ランダム・アクセス・メモリ）５が接
続され、このＣＰＵ１によりＲＯＭ４またはＲＡＭ５に
記憶されたプログラムデータを読出し、そのデータに基
づいて必要な処理が行われている。
、第３図に示すように中央演算処理ユニット１（以下、
ＣＰＵと指称する）から出力されるアドレスバス２およ
びデータバス３にＲＯＭ（リード・オンリー・メモリ）
４およびＲＡＭ（ランダム・アクセス・メモリ）５が接
続され、このＣＰＵ１によりＲＯＭ４またはＲＡＭ５に
記憶されたプログラムデータを読出し、そのデータに基
づいて必要な処理が行われている。
ところで、以上のようなマイクロコンピュータの利用装
置においてはＣＰＵ １が外的ノイズやプログラムの不
良等により異常動作を行うことがよく見受けられる。通
常、これをＣＰＵ １の５走と呼んでいる。
置においてはＣＰＵ １が外的ノイズやプログラムの不
良等により異常動作を行うことがよく見受けられる。通
常、これをＣＰＵ １の５走と呼んでいる。
従来、かかるＣＰＵの暴走検知には種々の検知方式が開
発されているが、その中でもウォッチドッグタイマ＜Ｗ
ＤＴ）を用いた方式がよく用いられている。これは第４
図に示すように予めプログラムで一定時間Ｔ１以内であ
るエリアを図示イの如くアクセスする形式とし、一定時
間Ｔ１を越えて例えば時間Ｔ２ （Ｔｌ ＜丁２）に
なってもアクセスが無いときにはＣＰＵ １が暴走して
いると判断する方式である。
発されているが、その中でもウォッチドッグタイマ＜Ｗ
ＤＴ）を用いた方式がよく用いられている。これは第４
図に示すように予めプログラムで一定時間Ｔ１以内であ
るエリアを図示イの如くアクセスする形式とし、一定時
間Ｔ１を越えて例えば時間Ｔ２ （Ｔｌ ＜丁２）に
なってもアクセスが無いときにはＣＰＵ １が暴走して
いると判断する方式である。
しかし、以上のような暴走検知方式を用いた場合、ｃｐ
ｕ ｉの異常を迅速に検知できない問題がある。すなわ
ち、ウォッチドッグタイマ（ＷＤＴ）を用いた場合には
ＣＰＵ １の異常にも拘らず最低限Ｔ２の時間後でない
と異常を検知できないことである。従って、この間、Ｃ
ＰＵ １の異常によってプログラムデータ等を破損し、
このＣＰＵ１で制御される他の装置および制御対象に重
大な享故を発生させる危険がある。そこで、ＣＰＵ１の
暴走を迅速に検知する必要があり、このために例えば時
間Ｔ１を小ざくすることが考えられるが、この場合には
第４図の口に示す如くプログラムの処理時間が短くなり
、処理能力の低下をきたす問題が出てくる。一方、時間
Ｔ２を時間Ｔ１に近づけることも考えられるが、−寸と
したタイミングの遅れによって正常であるにも拘らず異
常であると判断する恐れがあり、コンピュータ利用装置
としては非常に信頼性の低いものとならざるを得ない。
ｕ ｉの異常を迅速に検知できない問題がある。すなわ
ち、ウォッチドッグタイマ（ＷＤＴ）を用いた場合には
ＣＰＵ １の異常にも拘らず最低限Ｔ２の時間後でない
と異常を検知できないことである。従って、この間、Ｃ
ＰＵ １の異常によってプログラムデータ等を破損し、
このＣＰＵ１で制御される他の装置および制御対象に重
大な享故を発生させる危険がある。そこで、ＣＰＵ１の
暴走を迅速に検知する必要があり、このために例えば時
間Ｔ１を小ざくすることが考えられるが、この場合には
第４図の口に示す如くプログラムの処理時間が短くなり
、処理能力の低下をきたす問題が出てくる。一方、時間
Ｔ２を時間Ｔ１に近づけることも考えられるが、−寸と
したタイミングの遅れによって正常であるにも拘らず異
常であると判断する恐れがあり、コンピュータ利用装置
としては非常に信頼性の低いものとならざるを得ない。
本発明は上記実情に鑑みてなされたもので、ＣＰＵの暴
走を迅速に検知してその弊害を最少限に抑え、速やかに
正常動作に復帰させ得るコンピュータの暴走検知装置を
提供することを目的とする。
走を迅速に検知してその弊害を最少限に抑え、速やかに
正常動作に復帰させ得るコンピュータの暴走検知装置を
提供することを目的とする。
本発明は以上のような目的を達成するために、ＣＰＵが
プログラムデータを読み出すタイミングで前記プログラ
ムデータをデータラッチ手段でラッチし、またデータ記
憶部に予めプログラムエリア以外の部分に書き込まれる
固定データまたはプログラムエリア以外を読み出したと
きに読出される固定データを記憶し、前記データ記憶部
のデータと前記データラッチ手段でラッチされたデータ
とを比較し、その一致回数が所定回数になったとき前記
ＣＰＵへ異常である旨の割込信号を送出するようにした
ものである。
プログラムデータを読み出すタイミングで前記プログラ
ムデータをデータラッチ手段でラッチし、またデータ記
憶部に予めプログラムエリア以外の部分に書き込まれる
固定データまたはプログラムエリア以外を読み出したと
きに読出される固定データを記憶し、前記データ記憶部
のデータと前記データラッチ手段でラッチされたデータ
とを比較し、その一致回数が所定回数になったとき前記
ＣＰＵへ異常である旨の割込信号を送出するようにした
ものである。
従って、以上のような手段とすることにより、ＣＰＵの
異常によって前記ラッチ手段でラッチされたデータと固
定データが連続して所定回数一致したとき、ＣＰＵが異
常であると検知するためにＣＰＵの暴走を迅速に検知で
き、その弊害を最少限にとどめて正常な動作に復帰でき
るものである。
異常によって前記ラッチ手段でラッチされたデータと固
定データが連続して所定回数一致したとき、ＣＰＵが異
常であると検知するためにＣＰＵの暴走を迅速に検知で
き、その弊害を最少限にとどめて正常な動作に復帰でき
るものである。
以下、本発明の一実施例について第１図を参照して説明
する。同図においてＣＰＵ１１からはアドレスバス１２
およびデータパスコ３が導出され、これらのバス１２．
１３にはＲＯＭ １４およびＲＡＭ１５が接続されてい
る。これらのＲＯＭ１４およびＲＡＭ１５の何れか一方
または両方にプログラムデータが少なくとも一部分のエ
リアを専有して記憶されている。
する。同図においてＣＰＵ１１からはアドレスバス１２
およびデータパスコ３が導出され、これらのバス１２．
１３にはＲＯＭ １４およびＲＡＭ１５が接続されてい
る。これらのＲＯＭ１４およびＲＡＭ１５の何れか一方
または両方にプログラムデータが少なくとも一部分のエ
リアを専有して記憶されている。
１６はプログラムデータをラッチするデータラッチ手段
であって、これはＣＰＵ１１から命令語フェッチサイク
ルの信号つまりプログラムデータを読み出すタイミング
信号Ｍを取り出す信号線１７と、前記データバス１３上
のプログラムデータＫをラッチするデータラッチ回路１
８とを有し、ＣＰＵ１１から信号線１７を通して入力さ
れるタイミング信号Ｍを受けてラッチ回路１８がデータ
パスコ３上のプログラムデータＫをラッチする構成とな
っている。１９は固定データ記憶部であって、これはＣ
ＰＵ１１がＲＯＭ１４またはＲＡＭ１５の通常アクセス
する以外の番地つまりプログラムデータエリア以外のエ
リアに記憶されるべき固定データを記憶するものである
。この固定データはＣＰＵ１１が正常時に数回続けて命
令語として読出すことないデータを用いるものとする。
であって、これはＣＰＵ１１から命令語フェッチサイク
ルの信号つまりプログラムデータを読み出すタイミング
信号Ｍを取り出す信号線１７と、前記データバス１３上
のプログラムデータＫをラッチするデータラッチ回路１
８とを有し、ＣＰＵ１１から信号線１７を通して入力さ
れるタイミング信号Ｍを受けてラッチ回路１８がデータ
パスコ３上のプログラムデータＫをラッチする構成とな
っている。１９は固定データ記憶部であって、これはＣ
ＰＵ１１がＲＯＭ１４またはＲＡＭ１５の通常アクセス
する以外の番地つまりプログラムデータエリア以外のエ
リアに記憶されるべき固定データを記憶するものである
。この固定データはＣＰＵ１１が正常時に数回続けて命
令語として読出すことないデータを用いるものとする。
２０はプログラムデータ出力タイミング信号Ｍでラッチ
されるラッチ回路１８のラッチデータと固定データ記憶
部１９の固定データとを比較し、−致したとき一致信号
Ｓを出力する比較部である。
されるラッチ回路１８のラッチデータと固定データ記憶
部１９の固定データとを比較し、−致したとき一致信号
Ｓを出力する比較部である。
２１は比較８Ｉｌ１２０から出力される一致信号Ｓ２を
タイミング信号Ｍによりカウントし、予め定めた回数に
達した時に外的ノイズやプログラムの不良等による異常
動作つまり暴走であると判断してＣＰＵ１１へ割込信号
Ｉを送出する計数部である。
タイミング信号Ｍによりカウントし、予め定めた回数に
達した時に外的ノイズやプログラムの不良等による異常
動作つまり暴走であると判断してＣＰＵ１１へ割込信号
Ｉを送出する計数部である。
次に、以上のように構成された装置の動作について第２
図を参照して説明する。ＣＰｔＪ１１がアドレスを指定
してＲＯＭ１４またはＲＡＭ１５からプログラムデータ
を読み出してデータパスコ３に送出すると、このプログ
ラムデータ読み出しタイミング信号Ｍがラッチ回路１８
および計数部２１に入力され、これによりラッチ回路１
８がデータパスコ３上のプログラムデータＫをラッチす
る。そして、このラッチ回路１８のラッチデータには比
較部２０に送られる。ここで、比較部２０はタイミング
信号Ｍでラッチされるラッチ回路１８のランチデータに
と固定データ記憶部１９の固定データとを比較し、この
比較結果により一致したときに一致信号Ｓを出力する。
図を参照して説明する。ＣＰｔＪ１１がアドレスを指定
してＲＯＭ１４またはＲＡＭ１５からプログラムデータ
を読み出してデータパスコ３に送出すると、このプログ
ラムデータ読み出しタイミング信号Ｍがラッチ回路１８
および計数部２１に入力され、これによりラッチ回路１
８がデータパスコ３上のプログラムデータＫをラッチす
る。そして、このラッチ回路１８のラッチデータには比
較部２０に送られる。ここで、比較部２０はタイミング
信号Ｍでラッチされるラッチ回路１８のランチデータに
と固定データ記憶部１９の固定データとを比較し、この
比較結果により一致したときに一致信号Ｓを出力する。
この一致信号Ｓは計数部２１により計数され、これがタ
イミング信号Ｍが入力されるごとに連続して所定回数計
数されると、計数部２１から割込み信号ＩがＣ０ＰＵ１
１へ送出される。この割込信号Ｉは、通常、緊急用割込
としてＣＰＵ１１に入るが、ここでＣＰＵ１１は異常処
理のルーチンへプログラムをジャンプさせる。なお、第
２図に示すラッチデータにのＸ印はラッチデータにと固
定データとが一致していることを示す。
イミング信号Ｍが入力されるごとに連続して所定回数計
数されると、計数部２１から割込み信号ＩがＣ０ＰＵ１
１へ送出される。この割込信号Ｉは、通常、緊急用割込
としてＣＰＵ１１に入るが、ここでＣＰＵ１１は異常処
理のルーチンへプログラムをジャンプさせる。なお、第
２図に示すラッチデータにのＸ印はラッチデータにと固
定データとが一致していることを示す。
従って、以上のような実施例の構成によれば、プログラ
ムデータの送出タイミングによりデータバス１３上のプ
ログラムデータをラッチし、このラッチデータとプログ
ラムエリア以外のエリアの固定データとを比較し、一致
が連続して所定回数となったときにＣＰＵ１１へ割込信
号Ｉを送出するようにしたので、ＣＰＩＪＩＩがプログ
ラム実行中に何らかの不具合が発生して暴走した時にプ
ログラムエリア以外を命令フェッチしたら直ちに検知す
ることが可能である。よって、異常発生を迅速に検知で
き、この異常発生後の処理が迅速かつ適確に行え、他の
装置や制御対象への影響を最少限に抑えることができる
。また、プログラムデル夕の読出しタイミング信号を用
い、かつ通常一般的に用いるデータ比較手段を用いて暴
走を検知するようにしたので、非常に簡単な構成で実現
できる。また、通常、ＲＯＭデータを用いてＣＰＵ１１
を動作させる時、例えば固定データを１６個の１”・・
・・・・“１″よりなるＦＦに設定しておけば、書込み
前のＲＯＭ１４のデータが“ＦＦ”であることから固定
データを作成しやすく、また暴走してＲＯＭ１４のプロ
グラムデータの書込みエリア以外を読み出したい時に非
常に有効である。
ムデータの送出タイミングによりデータバス１３上のプ
ログラムデータをラッチし、このラッチデータとプログ
ラムエリア以外のエリアの固定データとを比較し、一致
が連続して所定回数となったときにＣＰＵ１１へ割込信
号Ｉを送出するようにしたので、ＣＰＩＪＩＩがプログ
ラム実行中に何らかの不具合が発生して暴走した時にプ
ログラムエリア以外を命令フェッチしたら直ちに検知す
ることが可能である。よって、異常発生を迅速に検知で
き、この異常発生後の処理が迅速かつ適確に行え、他の
装置や制御対象への影響を最少限に抑えることができる
。また、プログラムデル夕の読出しタイミング信号を用
い、かつ通常一般的に用いるデータ比較手段を用いて暴
走を検知するようにしたので、非常に簡単な構成で実現
できる。また、通常、ＲＯＭデータを用いてＣＰＵ１１
を動作させる時、例えば固定データを１６個の１”・・
・・・・“１″よりなるＦＦに設定しておけば、書込み
前のＲＯＭ１４のデータが“ＦＦ”であることから固定
データを作成しやすく、また暴走してＲＯＭ１４のプロ
グラムデータの書込みエリア以外を読み出したい時に非
常に有効である。
なお、上記実施例はメモリから命令語を読み出して実行
するコンピュータ利用装置のすべてに適用できるもので
ある。その他、本発明はその要旨を逸脱しない範囲で種
々変形して実施できる。
するコンピュータ利用装置のすべてに適用できるもので
ある。その他、本発明はその要旨を逸脱しない範囲で種
々変形して実施できる。
（発明の効果）
以上詳記したように本発明によれば、ＣＰＩＪがプログ
ラム実行中に何らかの異常が発生して暴走した時に直ち
にその異常を検知でき、その弊害を最少限に抑えて正常
な動作に復帰させ得るコンピュータの暴走検知装置を提
供できる。
ラム実行中に何らかの異常が発生して暴走した時に直ち
にその異常を検知でき、その弊害を最少限に抑えて正常
な動作に復帰させ得るコンピュータの暴走検知装置を提
供できる。
第１図および第２圀は本発明の一実施例を説明するため
に示したもので、第１図は要部構成図、第２図は本発明
装置の動作を説明する動作タイミング図、第３図は従来
の一般的なコンピュータ利用装置の概略構成図、第４図
はウォッチドッグタイマを用いた方式の動作タイミング
図である。 １１・・・ＣＰＵ、１３・・・データバス、１４・・・
ＲＯＭ、１５・・・ＲＡＭ、１６−・・データラッチ手
段、１Ｂ・・・ラッチ回路、１９・・・固定データ記憶
部、２０・・・比較部、２１・・・計数部。 出願人代理人 弁理士 鈴 江 武 彦Ｍ 第１図 トー７２−一 第４図
に示したもので、第１図は要部構成図、第２図は本発明
装置の動作を説明する動作タイミング図、第３図は従来
の一般的なコンピュータ利用装置の概略構成図、第４図
はウォッチドッグタイマを用いた方式の動作タイミング
図である。 １１・・・ＣＰＵ、１３・・・データバス、１４・・・
ＲＯＭ、１５・・・ＲＡＭ、１６−・・データラッチ手
段、１Ｂ・・・ラッチ回路、１９・・・固定データ記憶
部、２０・・・比較部、２１・・・計数部。 出願人代理人 弁理士 鈴 江 武 彦Ｍ 第１図 トー７２−一 第４図
Claims (1)
- ＣＰＵがメモリから読み出したプログラムデータに基づ
いてそのプログラム命令を実行するコンピュータ利用装
置において、前記プログラムデータの読出しタイミング
を用いてデータバスに送出される該プログラムデータを
ラッチするデータラッチ手段と、予めプログラムエリア
以外の部分に書き込まれる固定データまたはプログラム
エリア以外を読み出したときに読出される固定データを
記憶する固定データ記憶部と、この固定データ記憶部の
データと前記データラッチ手段でラッチされたデータと
を比較し、一致回数が所定回数になったとき前記コンピ
ユータへ割込信号を送出する暴走検知手段とを備えたこ
とを特徴とするコンピュータの暴走検知装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071165A JPH0797335B2 (ja) | 1986-03-31 | 1986-03-31 | コンピユータの暴走検知装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071165A JPH0797335B2 (ja) | 1986-03-31 | 1986-03-31 | コンピユータの暴走検知装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324331A true JPS6324331A (ja) | 1988-02-01 |
| JPH0797335B2 JPH0797335B2 (ja) | 1995-10-18 |
Family
ID=13452758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61071165A Expired - Fee Related JPH0797335B2 (ja) | 1986-03-31 | 1986-03-31 | コンピユータの暴走検知装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797335B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115633A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS54139443A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Information processor |
| JPS5783860A (en) * | 1980-11-14 | 1982-05-25 | Yokogawa Hokushin Electric Corp | Working monitor circuit of processor |
-
1986
- 1986-03-31 JP JP61071165A patent/JPH0797335B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115633A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS54139443A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Information processor |
| JPS5783860A (en) * | 1980-11-14 | 1982-05-25 | Yokogawa Hokushin Electric Corp | Working monitor circuit of processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797335B2 (ja) | 1995-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |