JPH06295254A - Ｃｐｕの暴走検出装置 - Google Patents

Abstract

(57)【要約】 【目的】ＣＰＵの暴走をウオッチドッグタイマによる検
出より早期に検出する暴走検出装置を提供する。 【構成】処理開始の初期にＣＰＵからスタックアドレス
の最小値Ｂとバーｉｗ１（“０”）が出力され最小値Ｂ
がラッチ３ａに記憶され、さらにスタックアドレスの最
大値Ｂ′とバーｉｗ２（“０”）が出力され最大値Ｂ′
がラッチ３ａ′に記憶される。コンパレータ３ｂはバー
ＥＮ端子にスタック指示信号バーＳＴＡＣＫ−ＥＮ
（“０”）が入力すると、２つの入力端子に入力してい
るスタックアドレスＡと最小値Ｂを比較し、Ａ＜Ｂなら
“１”を、Ａ≧Ｂなら“０”を出力する。一方、コンパ
レータ３ｂ′はスタックアドレスＡと最大値Ｂ′を比較
し、Ａ＞Ｂなら“１”を、Ａ≦Ｂなら“０”を出力す
る。オア回路３ｄは、入力される上記信号が両方とも
“０”のときのみ“０”を出力し、入力のいずれか一方
が“１”のときは“１”を出力してフリップフロップ３
ｄをセットし、フリップフロップ３ｄは信号“１”を暴
走検出信号として外部回路に出力し続ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の技術分野】本発明は、ＣＰＵの暴走検出装置
に係わり、さらに詳しくはＣＰＵの暴走をウオッチドッ
グタイマによる検出より早期に検出するＣＰＵの暴走検
出装置に関する。

【０００２】

【従来の技術】従来、制御装置において、ＣＰＵ（中央
演算処理装置）が、処理するデータをメモリに読み書き
する際、その読み書きするデータが誤っているために誤
動作する場合がある。また、ＣＰＵが、フェッチ（プロ
グラムの読み出し）する際、プログラム領域とは異なる
領域を誤ってアクセスすることがある。そうすると、プ
ログラムと関係ないコードを読み出し、そのコードを命
令コードであるとして実行し暴走する。

【０００３】上記誤動作の場合は、処理プログラムの中
で同一処理が永久に繰り返される場合が多く、このよう
な場合は、強制停止後に処理プログラムをステップ毎に
順次チェックして原因を探索することが可能であり、原
因が判明すれば、例えば誤動作を起こした処理プログラ
ムを逆に走らせる等して、誤動作によって破壊されたデ
ータファイルを復元することも可能である。

【０００４】しかし、命令コードの読み出しを誤って暴
走した場合は、処理プログラムのメインルーチンとサブ
ルーチンとの相互関係も失われることが多く、処理プロ
グラムとは無関係に処理が行われるため、原因の究明が
困難であるばかりでなく、破壊されたデータファイル等
の復元も容易ではない。

【０００５】このような暴走を、従来は、図２に示すよ
うに、ウォッチドッグタイマを用いて検出していた。こ
のウォッチドッグタイマ１は、システムクロックに基づ
いてカウントアップされ、処理プログラムに基づくＣＰ
Ｕ２の制御によって定周期でリセットされる。したがっ
て、ＣＰＵ２が処理プログラムを実行している間はリセ
ットによってウォッチドッグタイマ１のカウンタ値はオ
ーバーフローしないようになっている。そして、上述し
たアクセス異常が発生してＣＰＵ２が暴走すれば、処理
プログラムを正常に実行できなくなり、そのプログラム
に基づいて行っている定周期のリセットも行えなくな
る。このためシステムクロックによるウォッチドッグタ
イマ１のカウントアップが続行され、ウォッチドッグタ
イマ１はオーバーフローを起こしてキャリー信号を出力
する。このキャリー信号が所定回路に入力されＣＰＵ２
の暴走が検出され、所定の事後処置がなされていた。

【０００６】

【発明が解決しようとする課題】しかしながら、上記ウ
ォッチドッグタイマによる暴走検出は、ウォッチドッグ
タイマのオーバーフローまでに時間がかかり、このオー
バーフローまでの時間内に進行した暴走によって重要な
データが破壊され、さらには処理プログラムとは無関係
な誤動作によって予想外の重大事故を誘発する危険率が
極めて高いという問題点があった。

【０００７】本発明は、上記従来の問題点に鑑み、ウォ
ッチドッグタイマによる検出よりも早期にＣＰＵの暴走
を検出するＣＰＵの暴走検出装置を提供することを目的
とする。

【０００８】

【課題を解決するための手段】本発明の手段は次の通り
である。タイミング手段は、プログラム実行中において
スタックポインタの値を逐次更新する中央処理装置によ
りスタックアドレスの出力される時期を示す信号を出力
する。同手段は、例えば、スタックイネーブル信号出力
線等からなる。

【０００９】記憶手段は、上記スタックアドレスの予め
定められた最大値及び最小値を記憶する。同手段は、例
えば、２個のラッチ等からなる。比較手段は、中央処理
装置によりスタックアドレスの出力される時期を示す信
号がタイミング手段により出力されたとき、中央処理装
置により出力されるスタックアドレスと記憶手段により
記憶されているスタックアドレスの最大値及び最小値と
を比較する。同手段は、例えば、２個のコンパレータ等
からなる。

【００１０】暴走検知手段は、比較手段により比較され
る上記中央処理装置により出力されたスタックアドレス
が記憶手段により記憶されているスタックアドレスの最
大値及び最小値の範囲にないとき上記中央処理装置が暴
走したことを示す信号を出力する。同手段は、例えば、
オア回路、フリップフロップ等からなる。

【００１１】

【作用】本発明の手段の作用は次の通りである。プログ
ラム実行中において、中央処理装置によりスタックアド
レスの出力される時期を示す信号がタイミング手段によ
り出力されると、この出力された信号のタイミングに基
づいて、比較手段により、中央処理装置により出力され
るスタックアドレスと記憶手段により記憶されているス
タックアドレスの最大値及び最小値とが比較される。こ
の比較の結果、中央処理装置により出力されたスタック
アドレスが記憶手段により記憶されているスタックアド
レスの最大値及び最小値の範囲にないとき、暴走検知手
段は、中央処理装置が暴走したことを示す信号を出力す
る。

【００１２】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳述する。本発明のアルゴリズムは、ＣＰＵの暴
走時には処理プログラムのメインルーチンとサブルーチ
ンとの相互関係が失われ、これによって、スタックポイ
ンタによるスタックアドレスの指定も正常ではなくなる
ことに着目している。

【００１３】即ち、正常時においてスタックポインタに
より指定されるスタックアドレス値の最大値及び最小値
を予めプログラマブルに記憶しておき、処理プログラム
実行時において、スタックポインタによるスタックアド
レス指定が、予め記憶した最大値を越えたとき又は最小
値を下回るとき、ＣＰＵが暴走したと判断する。

【００１４】図１は、上記アルゴリズムを実現する一実
施例の暴走検出回路の構成ブロック図である。同図にお
いて、暴走検出回路３は、２個のラッチ３ａ、３ａ′、
２個のコンパレータ３ｂ、３ｂ′、並びに夫々１個のオ
ア回路３ｃ及びフリップフロップ３ｄから構成される。

【００１５】上記ラッチ３ａ及び３ａ′のデータ入力端
子は、それぞれ不図示のＣＰＵに接続しているデータバ
ス３１に接続し、ラッチ指示信号入力端子が同じくＣＰ
Ｕの制御信号線３２、３２′に接続している。ラッチ３
ａの出力はコンパレータ３ｂの一方の入力端子に入力さ
れ、ラッチ３ａ′の出力はコンパレータ３ｂ′の一方の
入力端子に入力される。

【００１６】コンパレータ３ｂ及び３ｂ′の他方の入力
端子は、それぞれＣＰＵのアドレスバス３３に接続して
おり共にＣＰＵからスタックアドレスを入力される。ま
た、コンパレータ３ｂ及び３ｂ′のタイミング信号入力
端子バーＥＮは、ＣＰＵのスタック指示信号線３４に接
続しており、共にＣＰＵからスタック指示信号バーＳＴ
ＡＣＫ−ＥＮを入力される。コンパレータ３ｂ及び３
ｂ′の出力は、オア回路３ｃの２つの入力端子にそれぞ
れ入力される。

【００１７】オア回路３ｃは、コンパレータ３ｂ及び３
ｂ′から入力される信号のいずれか一方又は両方が
“１”のとき、イネーブル信号“１”をフリップフロッ
プ３ｄのセット端子に出力し、コンパレータ３ｂ及び３
ｂ′から入力される信号がいずれも“０”のとき非イネ
ーブル信号“０”をフリップフロップ３ｄのセット端子
に出力する。

【００１８】フリップフロップ３ｄは、Ｒ−Ｓフリップ
フロップであり、リセット端子がＣＰＵとリセット信号
線３５で接続しており、イネーブル（“０”）なリセッ
ト信号バーＲｅｓｅｔを入力されるとリセットされて出
力“０”となり、オア回路３ｃからイネーブル
（“１”）信号をセット端子に入力されると信号“１”
を出力し続ける。

【００１９】上記構成の一実施例の暴走検出回路の動作
を、再び図１を用いて説明する。同図において、処理プ
ログラム実行時において、先ず、不図示のＣＰＵから予
め定めたスタックアドレスの最小値Ｂを出力すると共に
信号線３２に信号バーｉｗ１をイネーブルにして出力す
る。これにより、予め定めたスタックアドレスの最小値
Ｂをラッチ３ａに記憶させることができる。同様に、今
度はデータバス３１にスタックアドレスの最大値Ｂ′を
出力すると共に信号線３２′に信号バーｉｗ２をイネー
ブルにして出力する。これにより、予め定めたスタック
アドレスの最大値Ｂ′をラッチ３ａ′に記憶させること
ができる。

【００２０】このように、予め定めたスタックアドレス
の最小値Ｂ及び最大値Ｂ′を、処理開始の初期に、ラッ
チ３ａ及び３ａ′にそれぞれプログラマブルに設定す
る。これに続いて上記ラッチ３ａは、記憶したスタック
アドレスの最小値Ｂをコンパレータ３ｂの一方の入力端
子に出力し、一方、ラッチ３ａ′は、記憶したスタック
アドレスの最大値Ｂ′をコンパレータ３ｂ′の一方の入
力端子に出力する。

【００２１】上記コンパレータ３ｂは、タイミング信号
入力端子バーＥＮに入力されるスタック指示信号バーＳ
ＴＡＣＫ−ＥＮがイネーブル（“０”）になると、その
とき２つの入力端子に入力されるているスタックアドレ
スＡとスタックアドレス最小値Ｂを比較して、その比較
結果を示す信号をオア回路３ｃの一方の入力端子に出力
する。

【００２２】このとき、比較結果がＡ＜Ｂ、即ちＣＰＵ
が出力しているスタックアドレスＡがラッチ３ａに記憶
されているスタックアドレス最小値Ｂより小さいときは
結果信号“１”を出力し、Ａ≧Ｂであれば結果信号
“０”を出力する。

【００２３】同様に、コンパレータ３ｂ′も、タイミン
グ信号入力端子バーＥＮに入力されるスタック指示信号
バーＳＴＡＣＫ−ＥＮがイネーブル（“０”）になった
とき、２つの入力端子に入力されるスタックアドレスＡ
とスタックアドレス最大値Ｂ′を比較して、比較結果が
Ａ＞Ｂ、即ちＣＰＵが出力しているスタックアドレスＡ
がラッチ３ａ′に記憶されているスタックアドレス最大
値Ｂ′より大きいときは結果信号“１”をオア回路３ｃ
の他方の端子に出力し、Ａ≦Ｂであれば結果信号“０”
を出力する。

【００２４】オア回路３ｄは、２つの入力端子に入力さ
れる結果信号が両方とも“０”のとき、即ちＣＰＵが出
力しているスタックアドレスＡが予めラッチ３ａ及び３
ａ′に記憶されたスタックアドレス最小値Ｂ及び最大値
Ｂ′により設定されている正常なスタックアドレスの範
囲内であれば、非イネーブル信号“０”をフリップフロ
ップ３ｄに出力し、したがって、何事も変化しない。

【００２５】一方、オア回路３ｄの２つの入力端子に入
力される結果信号のいずれか一方が“１”のとき、即ち
ＣＰＵが出力しているスタックアドレスＡがラッチ３ａ
に記憶されているスタックアドレス最小値Ｂより小さい
か又はラッチ３ａ′に記憶されているスタックアドレス
最大値Ｂ′より大きい、つまり予め設定されている正常
なスタックアドレスの範囲を越えている場合は、オア回
路３ｄはイネーブル信号“１”を出力し、フリップフロ
ップ３ｄがセットされて、フリップフロップ３ｄから信
号“１”が外部回路に出力される。この信号“１”は暴
走検出信号として外部回路に検知される。

【００２６】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ウォッチドッグタイマによる検出よりも早期にＣ
ＰＵの暴走を検出することができるので、重要なデータ
の破壊を防止でき、さらには処理プログラムとは無関係
な誤動作による予想外の重大事故の誘発を予防すること
が可能となる。

【図面の簡単な説明】

【図１】一実施例の暴走検出回路の構成ブロック図であ
る。

【図２】従来の暴走を検出するウォッチドッグタイマを
説明する図である。

【符号の説明】

１ ウォッチドッグタイマ ２ ＣＰＵ ３ 暴走検出回路 ３ａ、３ａ′ ラッチ ３ｂ、３ｂ′ コンパレータ ３ｃ オア回路 ３ｄ フリップフロップ ３１ ＣＰＵのデータバス ３２、３２′ ラッチ指示信号線 ３３ ＣＰＵのアドレスバス ３４ コンパレータのタイミング信号線 ３５ フリップフロップのリセット線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プログラム実行中においてスタックポイ
   ンタの値を逐次更新する中央処理装置によりスタックア
   ドレスの出力される時期を示す信号を出力するタイミン
   グ手段と、 前記スタックアドレスの予め定められた最大値及び最小
   値を記憶する記憶手段と、 前記中央処理装置によりスタックアドレスの出力される
   時期を示す信号が前記タイミング手段により出力された
   とき、前記中央処理装置により出力されるスタックアド
   レスと前記記憶手段により記憶されているスタックアド
   レスの最大値及び最小値とを比較する比較手段と、 該比較手段により比較される前記中央処理装置により出
   力されたスタックアドレスが前記記憶手段により記憶さ
   れているスタックアドレスの最大値及び最小値の範囲に
   ないとき前記中央処理装置が暴走したことを示す信号を
   出力する暴走検知手段と、 を有することを特徴とするＣＰＵの暴走検出装置。