JPH0432935A - マイクロプロセッサ監視回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はマイクロプロセッサ監視回路に関し、特にＲＯ
Ｍ　（読出し専用メモリ）に格納されたプログラムを実
行するマイクロプロセッサの動作の監視回路に関する。

従来技術 従来、この種の監視回路においては、マイクロプロセッ
サの動作を監視するためにＷＤＴ　（ウォッチドッグタ
イマ）が使用されている。

ＷＤＴはマイクロプロセッサにおけるプログラムの実行
過程の要所要所で実行時間を監視し、この実行時間が基
準の監視時間を越えてしまったときにマイクロプロセッ
サの動作異常と判定し、マイクロプロセッサを停止させ
たり、あるいは動作異常の発生を外部に通知するなどの
対応をとっている。

すなわち、ＷＤＴを外部からの信号でリセット可能なカ
ウンタまたはタイマなどの計数回路で構成し、マイクロ
プロセッサで実行されるプログラムの要所要所にＷＤＴ
に対するリセット命令を挿入しておく。

これにより、マイクロプロセッサがプログラムを実行し
ていく途中で該リセット命令が実行されると、ＷＤＴの
値がリセットされてマイクロプロセッサの動作異常が検
出されないように、つまり正常に動作していることが検
出されるようになっている。

マイクロプロセッサが動作異常となったり、または外部
からの要因によりプログラムが正しく読出せなくなった
場合、マイクロプロセッサにおけるプログラムの実行が
異常となり、ＷＤＴを決められたタイミングでリセット
しなくなるためにＷＤＴがオーバフローとなり、これに
よりマイクロプロセッサが停止され、マイクロプロセッ
サの動作異常が外部に通知される。

このような従来の監視回路では、ＷＤＴを使用してマイ
クロプロセッサの動作を監視していたので、マイクロプ
ロセッサにおけるプログラムの実行が異常となっても、
ＷＤＴがオーバフローとならないかぎりマイクロプロセ
ッサの動作異常やプログラムの実行異常を検出すること
ができないという欠点がある。

また、プログラムの実行が一時的に異常となっても、そ
の後にＷＤＴがリセットされれば、異常検出を行うこと
ができないという欠点がある。

さらに、ＷＤＴを使用した監視回路ではマイクロプロセ
ッサの動作異常やプログラムの実行異常を、それらの異
常が発生した直後に検出することができないという欠点
がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、マイクロプロセッサの動作異常やプログ
ラムの実行異常を直ちに検出することができるマイクロ
プロセッサ監視回路の提供を目的とする。

発明の構成 本発明によるマイクロプロセッサ監視回路は、マイクロ
プロセッサで実行され、複数バイトのデータからなるプ
ログラムの命令を記憶する第１の記憶手段と、前記第１
の記憶手段のアドレスに対応して、前記命令の先頭バイ
トのデータであることを示す情報を記憶する第２の記憶
手段と、前記マイクロプロセッサからの制御信号と前記
マイクロプロセッサからのアドレスにより前記第２の記
憶手段から読出された前記情報とにより、前記マイクロ
プロセッサの動作状態と前記第１の記憶手段から読出さ
れる前記命令の内容とが一致しているか否かを判定する
判定手段とを有することを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、ＣＰＵ１はアドレスバス１００を介し
てＲＯＭ２．３および入出力ボート４に接続され、デー
タバス１０１を介してＲＯＭ２および入出力ボート４に
接続されている。

ＲＯＭ２にはＣＰＵＩで実行され、複数バイトのデータ
からなるプログラムの命令が格納され、ＲＯＭ３にはＲ
ＯＭ２に格納された各命令の１バイト目に相当するアド
レスに対応してインストラクション開始情報、すなわち
命令の１バイト目のデータであることを示す情報が格納
されている。

デコーダ５はＣＰＵＩからの制御信号１０２をデコード
し、ＣＰＵＩがＲＯＭ２から命令の１バイト目のデータ
を読出していることを示すアクセス信号１０３を比較回
路６に出力する。

比較回路６はＲＯＭ３からの出力信号１０３とデコーダ
５からのアクセス信号１０４とを比較し、その比較結果
を停止信号１０５としてＣＰＵＩの動作停止端子１ａに
出力する。

この第１図を用いて本発明の一実施例の動作について説
明する。

一般に、プログラム内蔵方式のＣＰＵＩではＲＯＭ２に
格納されたプログラムをシーケンシャルに取出して解読
し、実行するというインストラクションサイクルの繰返
しにより処理が進められていく。

このインストラクションサイクルはＣＰＵＩの動作を決
定する命令をＲＯＭ２から読出すオペレーションフェッ
チサイクルと、読出した命令を実行するエグゼキュート
サイクルの組合せである。

すなわち、ＣＰＵＩはインストラクションサイクルの最
初のマシンサイクルでプログラムカウンタ（図示せず）
の内容をアドレスバス１００に出力し、実行する命令の
ＯＰコードをＣＰＵＩ内に取込むオペレーションフェッ
チサイクルを実行し、読込んだＯＰコードを解読して次
の動作を決めるようになっている。

ＣＰＵＩがＯＰコードを取込むオペレーションフェッチ
サイクルは、ＣＰＵ１から単独に出力される制御信号１
０２、あるいはＣＰＵＩから出力される何種類かの制御
信号１０２をデコーダ５でデコードすることにより判定
することができる。

よって、ＣＰＵＩがオペレーションフェッチサイクルで
あるか否かが、デコーダ５からのアクセス信号１０４に
より比較回路６に通知される。

また、ＲＯＭ３にはオペレーションフェッチサイクルの
ときに参照されるアドレスにのみインストラクション開
始情報が格納されているので、ＣＰＵＩがＲＯＭ２をア
クセスしているアドレスがオペレーションフェッチサイ
クルのときに参照されるアドレス、つまり命令の１バイ
ト目のデータのアドレスであるか否かが、ＲＯＭ３から
の出力信号１０３により比較回路６に通知される。

したがって、比較回路６はＲＯＭ３からの出力信号１０
３とデコーダ５からのアクセス信号１０４とを比較する
ことにより、ＣＰＵＩがＲＯＭ２をアクセスしているア
ドレスがオペレーションフェッチサイクルのときに参照
されるアドレスであるか否かを判定する。

その結果、ＣＰＵＩがオペレーションフェッチサイクル
であるときに出力されたＲＯＭ２へのアドレスが命令の
１バイト目以外のデータのアドレスであると判定すると
、停止信号１０５をＣＰＵＩの動作停止端子１ａに出力
し、ＣＰＵＩの動作を停止させる。

このように、ＲＯＭ３にオペレーションフェッチサイク
ルのときにＣＰＵＩによって参照されるアドレスにのみ
インストラクション開始情報を格納しておき、ＣＰＵＩ
がＲＯＭ２をアクセスしているアドレスにより読出され
たＲＯＭ３からの出力信号１０８と、このときＣＰＵＩ
から出力される制御信号１０２のデコード結果を示すデ
コーダ５からのアクセス信号１０４とを比較回路６で比
較し、ＣＰＵＩがオペレーションフェッチサイクルであ
るときに出力されたＲＯＭ２へのアドレスが命令の１バ
イト目のデータのアドレスであるか否かを判定するよう
にすることによって、ＣＰＵ１の動作異常やプログラム
の実行異常を直ちに検出することができる。

尚、本発明の一実施例ではＲＯＭ２．３を夫々別の素子
としたが、メモリのビット構成によっては１つの素子で
実現することも容易であり、これに限定されない。

発明の詳細 な説明したように本発明によれば、マイクロプロセッサ
で実行され、複数バイトのデータからなるプログラムの
命令を記憶する第１の記憶手段のアドレスに対応して、
命令の先頭バイトのデータであることを示す情報を第２
の記憶手段に記憶しておき、マイクロプロセッサからの
制御信号とマイクロプロセッサからのアドレスにより第
２の記憶手段から読出された情報とにより、マイクロプ
ロセッサの動作状態と第１の記憶手段から読出される命
令の内容とが一致しているか否かを判定するようにする
ことによって、マイクロプロセッサの動作異常やプログ
ラムの実行異常を直ちに検出することができるという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １・・・・・・ＣＰＵ ２．３・・・・・・ＲＯＭ ５・・・・・・デコーダ ６・・・・・・比較回路 出願人　日本電気株式会社（外１名）

Claims (1)

【特許請求の範囲】
1. （１）マイクロプロセッサで実行され、複数バイトのデ
   ータからなるプログラムの命令を記憶する第１の記憶手
   段と、前記第１の記憶手段のアドレスに対応して、前記
   命令の先頭バイトのデータであることを示す情報を記憶
   する第２の記憶手段と、前記マイクロプロセッサからの
   制御信号と前記マイクロプロセッサからのアドレスによ
   り前記第２の記憶手段から読出された前記情報とにより
   、前記マイクロプロセッサの動作状態と前記第１の記憶
   手段から読出される前記命令の内容とが一致しているか
   否かを判定する判定手段とを有することを特徴とするマ
   イクロプロセッサ監視回路。