JP2001188688A

JP2001188688A - 暴走検知回路

Info

Publication number: JP2001188688A
Application number: JP2000000245A
Authority: JP
Inventors: Arinori Yamamoto; 有紀山本; Hiroshi Tanase; 寛多那瀬
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-01-05
Filing date: 2000-01-05
Publication date: 2001-07-10

Abstract

(57)【要約】【課題】ノイズや電圧の急激な変動などにより、プロ
グラムカウンタの値がデータ化けを起こすと、命令コー
ドのフェッチミスが発生し、ＣＰＵが誤った命令コード
を処理しながらプログラムが進んでしまう。本発明は、
誤った命令コードが処理されたことを検知することを目
的とする。【解決手段】可変長命令の命令境界となるアドレスを
予めアドレス設定レジスタ４に設定しておく。前記設定
値とプログラムカウンタ３とを比較器５により常に比較
し、プログラムカウンタ３の値が正しい順序通りに変化
していることを確認し、プログラムカウンタ３が異常値
をとったときには、これを検出することができる。本発
明では、分岐・割込み命令を含むプログラムにおいても
暴走検知が有効である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータの誤動作を検知するための機構に関するものであ
る。

【０００２】

【従来の技術】一般に、マイクロコンピュータは、ＣＰ
Ｕがメモリに格納された命令コードを順序通り実行する
ことで処理が進んでいく。しかし、ノイズや電圧の急激
な変動の影響を受けることでプログラムカウンタの異常
や命令コードのフェッチミスが発生した場合には、ＣＰ
Ｕは正しく命令を実行できなくなる。従来の技術では、
ウオッチドックタイマによる一定間隔でのＣＰＵの監視
や未定義命令の検知により、ＣＰＵの誤動作を極力防止
してきた。

【０００３】

【発明が解決しようとする課題】可変長命令アーキテク
チャを持つマイクロプロセッサがノイズを受けて暴走す
るメカニズムの一つに、プログラムカウンタの値が異常
になる動作がある。プログラムカウンタに異常が起こる
と、図９に示すように誤った命令境界からデータをとり
込んでしまう。ところが、従来のウオッチドックタイマ
による一定間隔での暴走検出機構であると、暴走が検出
されるまでに時間がかかり、その間ＣＰＵは誤動作して
しまう。また、未定義命令の検知による暴走検出機構で
あると、暴走後にフェッチした命令コードが前後の命令
コードとの関係に違反していなければこれを検知するこ
とができず、ＣＰＵは誤った命令を処理しながら動作し
てしまう。

【０００４】本発明は上記課題を解決するために、誤っ
た命令コードが処理されたことを検知することを目的と
する。

【０００５】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、図１０に示すように可変長命令の命令
境界となるアドレスを予め設定しておき、プログラムカ
ウンタと常に比較を行う。従って、本発明の実行形態に
は、前記アドレスを設定するレジスタと、前記アドレス
とプログラムカウンタとを比較する比較器とを備える。
また、プログラムカウンタが前記アドレスに対して異常
値となった場合、これを検知するためのシフトレジスタ
とデコーダとを備える。

【０００６】

【発明の実施の形態】（実施の形態１）以下に本発明の
第１の実施の形態について、図１を用いて説明する。図
１は本発明の第１の実施の形態における暴走検知回路の
構成を示すブロック図である。

【０００７】１はマイクロコンピュータのＣＰＵ、２は
分岐命令または割込み命令が発生したときにＣＰＵ１内
で検知される分岐・割込み検知フラグである。３はＣＰ
Ｕ１内のプログラムカウンタであり、４は予め命令境界
アドレスを設定しておくためのアドレス設定レジスタで
ある。比較器５はプログラムカウンタ３とアドレス設定
レジスタ４の値を比較する。

【０００８】一致検出フラグ６には、比較器５の比較結
果から、プログラムカウンタ３の値とアドレス設定レジ
スタ４の値が一致したとき‘１’、それ以外は‘０’が
設定される。同様に、大小判定フラグ７には、プログラ
ムカウンタ３の値がアドレス設定レジスタ４の値と一致
したときか、大きいとき‘１’、それ以外は‘０’が設
定される。

【０００９】８は一致検出フラグ６をラッチする２ビッ
トシフトレジスタであり、９は大小判定フラグをラッチ
する３ビットシフトレジスタである。３ビットシフトレ
ジスタ９の２ビット目に相当するｂｐ１は、分岐・割込
み検知フラグ２によって、ＣＰＵが分岐処理や割込み処
理を実行する際にセットされる。２ビットシフトレジス
タ８の出力信号８１、８２及び３ビットシフトレジスタ
９の出力信号９１、９２、９３はデコーダ１０によって
デコードされる。デコーダ１０は出力信号９１、９２、
９３、８１、８２が‘１００００’となったとき暴走検
知フラグ１１を発生する。

【００１０】以下に、図２〜図４を参照して、暴走検知
のフローを説明する。図２〜図４はアドレス設定レジス
タ４に命令境界アドレス‘５３Ｈ’（１６進数表記）を
設定した例であり、ＣＰＵの動作状態が図２は分岐の成
立や割込みの発生のない状態での正常動作の場合を、図
３は異常動作の場合を、図４は分岐命令が成立した場合
を示している。

【００１１】（１）分岐の成立や割込みの発生のない状
態での正常動作の場合ＣＰＵが正常に動作している場合について、図２を参照
して説明する。このとき、プログラムカウンタ３の値は
アドレス設定レジスタ４の設定値に対して、設定値より
小さい値、設定値と同じ値、設定値より大きい値の順に
変化する。

【００１２】プログラムカウンタ３がアドレス設定レジ
スタ４の設定値よりも小さい値のときには、大小判定フ
ラグ７および一致検出フラグ６が‘０’であり、３ビッ
トシフトレジスタ９、２ビットシフトレジスタ８ともに
全ビット‘０’である。プログラムカウンタ３の値がア
ドレス設定レジスタ４の設定値‘５３Ｈ’と一致したと
き、大小判定フラグ７及び一致検出フラグ６が‘１’と
なり３ビットシフトレジスタ９、２ビットシフトレジス
タ８のｂｐ０に‘１’がラッチされる。プログラムカウ
ンタ３の値がアドレス設定レジスタ４の設定値よりも大
きい値になると、大小判定フラグ７は‘１’、一致検出
フラグ６は‘０’となり、図２に示すように、３ビット
シフトレジスタ９は‘１１０’、２ビットシフトレジス
タ８は‘０１’となる。

【００１３】従ってこのフローでは、出力信号９１、９
２、９３、８１、８２が‘１００００’となることはな
く、暴走検知フラグ１１はアクティブにはならない。

【００１４】（２）異常動作の場合ＣＰＵに異常動作が発生した場合について、図３を参照
して説明する。プログラムカウンタ３がノイズなどによ
り異常値をとった場合、プログラムカウンタ３の値は、
アドレス設定レジスタ４の設定値に一致せず通過してし
まう。

【００１５】プログラムカウンタ３がアドレス設定レジ
スタ４の設定値よりも小さい値のときには、大小判定フ
ラグ７及び一致検出フラグ６が‘０’であり、３ビット
シフトレジスタ９、２ビットシフトレジスタ８ともに全
ビット‘０’である。プログラムカウンタ３の値がアド
レス設定レジスタ４の設定値に一致することなく大きい
値になると、大小判定フラグ７は‘１’、一致検出フラ
グ６は‘０’となり、図３に示すように、３ビットシフ
トレジスタ９は‘１００’、２ビットシフトレジスタ８
は‘００’となる。

【００１６】従ってこのフローでは、プログラムカウン
タ３の値がアドレス設定レジスタ４の設定値を通過した
直後に、出力信号９１、９２、９３、８１、８２が‘１
００００’となり、暴走検知フラグ１１がアクティブに
なることから、異常命令処理による暴走を検知できる。

【００１７】（３）分岐命令が成立した場合ＣＰＵの動作状態に分岐が発生した場合について、図４
を参照して説明する。このとき、プログラムカウンタ３
の値は、アドレス設定レジスタ４の設定値に一致するこ
となく通過してしまう場合がある。

【００１８】プログラムカウンタ３がアドレス設定レジ
スタ４の設定値よりも小さい値のときには、大小判定フ
ラグ７及び一致検出フラグ６が‘０’であり、３ビット
シフトレジスタ９、２ビットシフトレジスタ８ともに全
ビット‘０’である。分岐が発生すると、分岐・割込み
検知フラグ２により３ビットシフトレジスタ９のｂｐ１
が‘１’にセットされ、プログラムカウンタ３の値がア
ドレス設定レジスタ４の設定値に一致することなく、大
きい値になると、大小判定フラグ７は‘１’、一致検出
フラグ６は‘０’となり、図４に示すように、３ビット
シフトレジスタ９は‘１０１’、２ビットシフトレジス
タ８は‘００’となる。

【００１９】従ってこのフローでは、出力信号９１、９
２、９３、８１、８２が‘１００００’となることはな
く、暴走検知フラグ１１はアクティブにはならない。割
込みが発生した場合でも、同様の処理が行われることは
自明である。

【００２０】以上（１）、（２）、（３）より、本実施
形態では、プログラムカウンタ３が異常値をとると、暴
走検知フラグ１１がアクティブになることから、暴走検
知が可能となる。

【００２１】（実施の形態２）以下に本発明の第２の実
施の形態について、図５を用いて説明する。第２の実施
の形態は、複数の命令境界アドレスを設定することので
きる機構である。図５は本発明の第２の実施の形態にお
ける暴走検知回路の構成を示すブロック図である。

【００２２】１はマイクロコンピュータのＣＰＵであ
り、２は分岐命令または割込み命令が発生したときにＣ
ＰＵ１内で検知される分岐・割込み検知フラグである。
３はＣＰＵ１内のプログラムカウンタであり、４１〜４
４は予め命令境界アドレスを設定しておくためのアドレ
ス設定レジスタである。アドレス設定レジスタは４個設
け、プログラムカウンタ３の最上位２ビットで区別され
るメモリ領域ごとに１つの命令境界アドレスを設定する
ものとする。

【００２３】アドレス設定レジスタ４１には最上位２ビ
ットが‘００’の命令境界アドレスを、アドレス設定レ
ジスタ４２には最上位２ビットが‘０１’の命令境界ア
ドレスを、アドレス設定レジスタ４３には最上位２ビッ
トが‘１０’の命令境界アドレスを、アドレス設定レジ
スタ４４には最上位２ビットが‘１１’の命令境界アド
レスを設定する。

【００２４】セレクタ１２はプログラムカウンタ３の最
上位２ビットが‘００’のときアドレス設定レジスタ４
１を、‘０１’のときアドレス設定レジスタ４２を、
‘１０’のときアドレス設定レジスタ４３を‘１１’の
ときアドレス設定レジスタ４４を選択することで、プロ
グラムカウンタ３と同じ領域の命令境界アドレス設定値
を選択することができる。セレクト変更フラグ１３に
は、セレクタ１２でのアドレス設定レジスタ４１〜４４
の選択が変化したときに‘１’、それ以外は‘０’が設
定される。

【００２５】比較器５はプログラムカウンタ３とセレク
タ１２の値を比較する。一致検出フラグ６には、比較器
５の出力結果から、プログラムカウンタ３の値とセレク
タ１２の値が一致したとき‘１’、それ以外は‘０’が
設定される。同様に、大小判定フラグ７には、プログラ
ムカウンタ３の値がセレクタ１２の値と一致したとき
か、大きいとき ‘１’、それ以外は‘０’が設定され
る。８は一致検出フラグ６をラッチする２ビットシフト
レジスタであり、９は大小判定フラグをラッチする３ビ
ットシフトレジスタである。３ビットシフトレジスタ９
のｂｐ１は分岐・割込み検知フラグ２によって、ＣＰＵ
が分岐処理や割込み処理を実行する際にセットされ、ｂ
ｐ０及びｂｐ２はセレクト変更フラグ１３によってクリ
アされる。２ビットシフトレジスタ８の出力信号８１、
８２及び３ビットシフトレジスタ９の出力信号９１、９
２、９３はデコーダ１０によってデコードされる。デコ
ーダ１０は出力信号９１、９２、９３、８１、８２が
‘１００００’となったとき暴走検知フラグ１１を発生
する。

【００２６】命令境界アドレスは、プログラムカウンタ
３の上位ｎビットで区別されるメモリ領域ごとに設定で
きるので、アドレス設定レジスタは２ｎ個設けることも
可能である。

【００２７】以下に、図６〜図８を参照して、暴走検知
のフローを説明する。図６〜図８は命令境界アドレスと
して、アドレス設定レジスタ４１に‘０７２Ｈ’、アド
レス設定レジスタ４２に‘１１４Ｈ’、アドレス設定レ
ジスタ４３に‘２４３Ｈ’、アドレス設定レジスタ４４
に‘３３０Ｈ’を設定した例であり、ＣＰＵの動作状態
が図６は分岐の成立や割込みの発生のない状態での正常
動作の場合を、図７は異常動作の場合を、図８は分岐命
令が成立した場合を示している。

【００２８】（１）分岐の成立や割込みの発生のない状
態での正常動作の場合ＣＰＵが正常に動作している場合について、図６を参照
して説明する。このとき、プログラムカウンタ３の値
は、セレクタ１２の選択値に対して、選択値より小さい
値、選択値、選択値より大きい値の順に変化する。

【００２９】図６ではプログラムカウンタ３が‘０５０
Ｈ’から始まる例を示している。このとき、プログラム
カウンタ３の最上位２ビット‘００’により、セレクタ
１２ではアドレス設定レジスタ４１が選択されているの
で、セレクタ１２の選択値は‘０７２Ｈ’である。プロ
グラムカウンタ３がセレクタ１２の選択値よりも小さい
値のときには、大小判定フラグ７および一致検出フラグ
６が‘０’であり、３ビットシフトレジスタ９、２ビッ
トシフトレジスタ８ともに全ビット‘０’である。プロ
グラムカウンタ３の値がセレクタ１２の選択値‘０７２
Ｈ’と一致したとき、大小判定フラグ７及び一致検出フ
ラグ６が‘１’となり３ビットシフトレジスタ９、２ビ
ットシフトレジスタ８のｂｐ０に‘１’がラッチされ
る。

【００３０】プログラムカウンタ３の値がセレクタ１２
の選択値よりも大きい値になると、大小判定フラグ７は
‘１’、一致検出フラグ６は‘０’となり、図６に示す
ように、３ビットシフトレジスタ９は‘１１０’、２ビ
ットシフトレジスタ８は‘０１’となる。

【００３１】さらにプログラムが進んで、プログラムカ
ウンタ３の最上位２ビットが‘００’から‘０１’に変
化するとセレクト変更フラグ１３が‘１’にセットされ
ることで、３ビットシフトレジスタ９のｂｐ０及びｂｐ
２が‘０’にクリアされ、セレクタ１２の選択がアドレ
ス設定レジスタ４２に変化する。

【００３２】従ってこのフローでは、出力信号９１、９
２、９３、８１、８２が‘１００００’となることはな
く、暴走検知フラグ１１はアクティブにはならない。

【００３３】（２）異常動作の場合ＣＰＵに異常動作が発生した場合について、図７を参照
して説明する。プログラムカウンタ３がノイズなどによ
り異常値をとった場合、プログラムカウンタ３の値は、
セレクタ１２の選択値に一致せず通過してしまう。

【００３４】図６の正常動作の場合と同様に、プログラ
ムカウンタ３が‘１１０Ｈ’まで進んだとする。この
後、プログラムカウンタ３が異常値をとり、セレクタ１
２の選択値‘１１４Ｈ’に一致することなく大きい値に
なると、大小判定フラグ７は‘１’、一致検出フラグ６
は‘０’となり、図７に示すように、３ビットシフトレ
ジスタ９は‘１００’、２ビットシフトレジスタ８は
‘００’となる。

【００３５】従ってこのフローでは、プログラムカウン
タ３の値がセレクタ１２の選択値を通過した直後に、出
力信号９１、９２、９３、８１、８２が‘１００００’
となり、暴走検知フラグ１１がアクティブになり、異常
命令処理による暴走を検知できる。

【００３６】（３）分岐命令が成立した場合ＣＰＵの動作状態に分岐が発生した場合について、図８
を参照して説明する。このとき、プログラムカウンタ３
の値は、セレクタ１２の選択値に一致することなく通過
してしまう場合がある。

【００３７】図６の正常動作の場合と同様に、プログラ
ムカウンタ３が‘０８１Ｈ’まで進んだとする。この
後、分岐が発生すると、プログラムカウンタ３の最上位
２ビットが‘００’から‘１０’に変化するとセレクト
変更フラグ１３が‘１’にセットされることで、３ビッ
トシフトレジスタ９のｂｐ０及びｂｐ２が‘０’にクリ
アされ、さらに、分岐・割込み検知フラグ２により、ｂ
ｐ１が‘１’にセットされる。また、セレクタ１２の選
択がアドレス設定レジスタ４３に変化する。この分岐に
より、プログラムカウンタ３の値がセレクタ１２の選択
値に一致することなく、大きい値になると、大小判定フ
ラグ７は‘１’、一致検出フラグ６は‘０’となり、図
８に示すように、３ビットシフトレジスタ９は‘１０
１’、２ビットシフトレジスタ８は‘００‘となる。

【００３８】従ってこのフローでは、出力信号９１、９
２、９３、８１、８２が‘１００００’となることはな
く、暴走検知フラグ１１はアクティブにはならない。割
込みが発生した場合でも、同様の処理が行われることは
自明である。

【００３９】以上（１）、（２）、（３）より、本実施
形態では、アドレス設定レジスタを複数個設けること
で、精度の良い暴走検知が可能となる。

【００４０】

【発明の効果】以上の実施の形態から分かるように本発
明によれば、ノイズや、急激な電圧変動などにより、プ
ログラムカウンタが異常値をとったとき、暴走検知を行
うことができるので、ＣＰＵの誤動作を防止することが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における暴走検知回
路の構成を示すブロック図

【図２】本発明の第１の実施の形態における暴走検知回
路の動作フローの一例（分岐の成立や割込みの発生のな
い状態での正常動作の場合）を示す図

【図３】本発明の第１の実施の形態における暴走検知回
路の動作フローの一例（異常動作の場合）を示す図

【図４】本発明の第１の実施の形態における暴走検知回
路の動作フローの一例（分岐命令が成立した場合）を示
す図

【図５】本発明の第２の実施の形態における暴走検知回
路の構成を示すブロック図

【図６】本発明の第２の実施の形態における暴走検知回
路の動作フローの一例（分岐の成立や割込みの発生のな
い状態での正常動作の場合）を示す図

【図７】本発明の第２の実施の形態における暴走検知回
路の動作フローの一例（異常動作の場合）を示す図

【図８】本発明の第２の実施の形態における暴走検知回
路の動作フローの一例（分岐命令が成立した場合）を示
す図

【図９】プログラムカウンタ異常による異常命令処理の
例を示す図

【図１０】本発明のプログラムカウンタ異常による暴走
検知の概念図

【符号の説明】

１ＣＰＵ２分岐・割込み検知フラグ３プログラムカウンタ４アドレス設定レジスタ５比較器６一致検出フラグ７大小判定フラグ８２ビットシフトレジスタ９３ビットシフトレジスタ１０デコーダ１１暴走検知フラグ１２セレクタ１３セレクト変更フラグ４１アドレス設定レジスタ４２アドレス設定レジスタ４３アドレス設定レジスタ４４アドレス設定レジスタ８１２ビットシフトレジスタ８出力信号８２２ビットシフトレジスタ８出力信号９１３ビットシフトレジスタ９出力信号９２３ビットシフトレジスタ９出力信号９３３ビットシフトレジスタ９出力信号

Claims

【特許請求の範囲】

【請求項１】予めデータを格納するための第１の記憶装
置と、前記第１の記憶装置の値とプログラムカウンタの
値を比較して大小判定および一致検出を行う比較器と、
前記大小判定および一致検出結果を格納するための第
２、第３の記憶装置と、前記第２、第３の記憶装置の値
をデコードするデコーダからなる、マイクロコンピュー
タの暴走検知回路。
【請求項２】前記予めデータを格納するための第1の記
憶装置を複数個設ける手段を備えた、マイクロコンピュ
ータの暴走検知回路。