JP3169879B2 - マイクロプロセッサ暴走検出方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロプロセッサ
暴走検出方式に関し、特に分岐命令によるアドレスを監
視するマイクロプロセッサ暴走検出方式に関する。

【０００２】

【従来の技術】一般に、マイクロプロセッサを使用した
装置ではマイクロプロセッサが装置全体の管理制御を行
なっているため、マイクロプロセッサ自体のハードウェ
ア的故障のみならず、プログラムの読み込み誤り、プロ
グラムコードの誤りや規定のアドレス範囲を越えた場
合、マイクロプロセッサは暴走し、制御不能になる。こ
のためプログラムの読み込み誤りに対しては、パリティ
ビットの付加、ハミングコードによる誤り訂正・誤り検
出符号等の適用により対処しているのが一般的である。

【０００３】また、アドレス飛び越しによるプログラム
暴走については、予め設定したアドレスと読み込みアド
レスとのコンパレータ比較による対処等が行なわれてい
る。

【０００４】このようなアドレスによるプログラム暴走
を防止する技術の一例として、特開平２−１４１８３７
号公報記載の「マイクロプロセッサ制御方式」が知られ
ている。この公報では、プログラムコードが記憶されて
いない領域をマイクロプロセッサが読み込んだことを障
害として検出したり、命令コードを解析して読み込まれ
たプログラムコードが命令コードかデータコードかを解
析し検出するため、プログラムコードが記憶されている
領域内でのマイクロプロセッサ読み出し中におけるマイ
クロプロセッサ暴走を防止する技術が記載されている。

【０００５】図８は従来のマイクロプロセッサ暴走検出
方式を示すブロック図である。

【０００６】図８を参照すると、マイクロプロセッサ４
１と、主記憶装置４２とから構成されており、主記憶装
置４２の記憶領域に各番地に対して記憶領域５１が用意
されており、この記憶領域５１に正規にプログラムされ
た部分とプログラムされていない部分とを識別する識別
情報５２が記憶されている。識別手段５３はマイクロプ
ロセッサ４１がアクセスした主記憶装置４２の識別情報
５２を参照し、正規のアクセスであるか異常アクセスで
あるかを識別する。異常処理手段５４は識別手段５３の
識別結果が異常アクセスであるとき異常時の対策処理を
行なう。

【０００７】またアドレスによるプログラム暴走を防止
する技術の他の一例として、特開平２−３００９４４号
公報記載の「暴走検出回路」が知られている。この公報
ではプログラムが暴走した場合、暴走を高い精度で検出
する技術が記載されている。

【０００８】図９は従来のマイクロプロセッサ暴走検出
方式の他の例を示すブロック図である。

【０００９】図９を参照すると、プログラムデータ６１
がＲＯＭ部６２に格納されている。プログラムデータ６
１には、ＩＤ命令・データコード部と、このデータコー
ドが命令であるかデータであるかを識別する識別コード
ビットとが含まれている。データ識別レジスタ６３は、
プログラムデータ６１中の識別コードビットを一時ラッ
チして出力する。ステート解析部６４は、プログラムデ
ータ６１のＩＤ命令・データコード部のもつステート情
報が、命令コード処理ステートかデータコード処理ステ
ートかを解読して、ステート判別情報として出力する。
比較回路６５は、データ識別レジスタ６３の出力データ
の内容と、ステート解析部６４から出力されるステート
判別情報の内容が一致していないときに不一致検出信号
６６を出力し、プログラムの暴走を防止している。

【００１０】

【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサ暴走検出方式は、プログラムデータの誤り
により意図しない分岐処理が行なわれた場合や、分岐先
命令コードが命令途上に存在する場合の暴走が検出でき
ないので、暴走検出精度が低下するという欠点を有して
いる。

【００１１】また、多くの複雑な命令コードを解析する
ため、障害検出回路が大規模になるという欠点を有して
いる。

【００１２】本発明の目的は、マイクロプロセッサのプ
ログラムが異常な分岐命令を実行したときの暴走を簡易
な回路構成により高い精度で検出できるマイクロプロセ
ッサ暴走検出方式を提供することにある。

【００１３】

【課題を解決するための手段】 本発明のマイクロプロ
セッサ暴走検出方式は、マイクロプロセッサ暴走検出方
式において、前記マイクロプロセッサと； このマイクロ
プロセッサが出力するアドレスデータにより、プログラ
ムデータを出力する第１のメモリと； 前記アドレスデー
タに対応して、記憶した識別データを出力する第２のメ
モリと； 前記識別データを読み込み、判定データを出力
するレジスタと； 前記判定データの値により障害検出信
号を出力する判定回路と； 前記判定データの値により、
禁止制御信号を前記レジスタに出力するカウンタと； を
備え、 前記識別データの数値が、前記判定回路の期待す
る命令コードの最初を示す識別データであった場合前記
判定回路はこれを正常と見なし、前記判定回路の期待す
る命令コードの最初を示す識別データでない場合、前記
判定回路は前記マイクロプロセッサが正常なプログラム
を読めなかったと判断することを特徴としている。

【００１４】マイクロプロセッサ暴走検出方式におい
て、前記マイクロプロセッサと；このマイクロプロセッ
サが出力するアドレスデータにより、プログラムデータ
を出力する第１のメモリと；前記アドレスデータに対応
して、記憶した識別データを出力する第２のメモリと；
前記識別データを読み込み、判定データを出力するレジ
スタと；前記判定データの値により障害検出信号を出力
する判定回路と；前記判定データの値により、禁止制御
信号を前記レジスタに出力するカウンタと；を備え、 前
記マイクロプロセッサが分岐先アドレスを参照する分岐
命令を実行している場合、前記第２のメモリから前記分
岐先アドレスを読み込むために、前記第１のメモリから
出力されるデータ数に対応する識別データが前記第２の
メモリから出力され、この識別データが前記レジスタか
ら前記カウンタへ前記判定データとして通知され、この
判定データから前記カウンタは前記マイクロプロセッサ
が数値データを読み取るために出力するアドレスの数を
算出し、この数値分だけ前記レジスタが前記識別データ
を読み込むのを停止させるための前記禁止制御信号を前
記レジスタに対して出力し、前記識別データの値が前記
判定回路の期待する命令コードの最初を示す識別データ
であった場合前記判定回路は正常と見なし次の識別デー
タの判定を行ない、前記命令コードの最初を示す識別デ
ータでない場合、前記判定回路は前記マイクロプロセッ
サが正常なプログラムを読み込めなかったと判断し、前
記障害検出信号を出力することを特徴としている。

【００１５】マイクロプロセッサ暴走検出方式におい
て、前記マイクロプロセッサと；このマイクロプロセッ
サが出力するアドレスデータにより、プログラムデータ
を出力する第１のメモリと；前記アドレスデータに対応
して、記憶した識別データを出力する第２のメモリと；
前記識別データを読み込み、判定データを出力するレジ
スタと；前記判定データの値により障害検出信号を出力
する判定回路と；前記判定データの値により、禁止制御
信号を前記レジスタに出力するカウンタと；前記障害検
出信号により障害処理を行なう障害処理回路と；を備
え、 前記マイクロプロセッサが分岐先アドレスを参照す
る分岐命令を実行している場合、前記第２のメモリから
前記分岐先アドレスを読み込むために、前記第１のメモ
リから出力されるデータ数に対応する識別データが前記
第２のメモリから出力され、この識別データが前記レジ
スタから前記カウンタへ前記判定データとして通知さ
れ、この判定データから前記カウンタは前記マイクロプ
ロセッサが数値データを読み取るために出力するアドレ
スの数を算出し、この数値分だけ前記レジスタが前記識
別データを読み込むのを停止させるための前記禁止制御
信号を前記レジスタに対して出力し、前記識別データの
値が前記判定回路の期待する命令コードの最初を示す識
別データであった場合前記判定回路は正常と見なし次の
識別データの判定を行ない、前記命令コードの最初を示
す識別データでない場合、前記判定回路は前記マイクロ
プロセッサが正常なプログラムを読み込めなかったと判
断し、前記障害検出信号を出力し、この障害検出信号を
受けたとき所定の障害処理を実施することを特徴として
いる。

【００１６】前記レジスタと、前記カウンタと、前記判
定回路とを、集積回路により一体化したことを特徴とし
ている。

【００１７】前記レジスタと、前記カウンタと、前記判
定回路と、前記障害処理回路とを、集積回路により一体
化したことを特徴としている。

【００１８】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１９】図１は本発明のマイクロプロセッサ暴走検
出方式の一つの実施の形態を示すブロック図である。

【００２０】図１に示す本実施の形態は、マイクロプロ
セッサ１と、プログラムデータ９を格納した主記憶装置
２と、分岐命令実行時に数値データを読み込む数値を格
納した識別データメモリ３と、識別データメモリ３から
識別データ１６を読み込み、判定データ１７を出力する
レジスタ４と、判定データ１７の順序を監視し識別デー
タ１６が正常に識別データメモリ３から読み出している
かどうかを監視し、異常時に障害検出信号１８を出力す
る判定回路６と、レジスタ４に対して分岐命令後の数値
データの読み込みを禁止し禁止制御信号１５を出力する
カウンタ５とから構成されている。

【００２１】図２は分岐命令正常実行時の動作を示す説
明図である。

【００２２】図３は分岐命令異常実行時の動作を示す説
明図である。

【００２３】図４は主記憶装置のメモリマップを示す図
である。

【００２４】次に、図１、図２、図３および図４を参照
して本実施の形態の動作をより詳細に説明する。

【００２５】識別データメモリ３に格納されている識別
データ１６は、主記憶装置２のメモリマップ３１のアド
レスに対応付けられて記憶されている。この識別データ
１６は、数値データ、無効データ、分岐命令を除く命令
コードデータの最初以外を示す識別データ、分岐命令の
最初と最後を除く命令コードデータのどれであるかを示
す識別データ、命令コードの最初を示す識別データ、分
岐命令であることを示しかつ分岐命令により分岐先アド
レスデータの読み込む数を示す識別データに分類され
る。

【００２６】マイクロプロセッサ１はプログラムを実行
するために主記憶装置２に対してアドレスデータ８を出
力する。主記憶装置２はこのアドレスデータ８に従って
マイクロプロセッサ１に対してプログラムデータ９を出
力する。識別データメモリ３はこのアドレスデータ８に
対応する識別データ１６をレジスタ４に出力する。識別
データ１６は識別データメモリ３に格納された識別デー
タメモリ内容３３であり、主記憶装置２のメモリマップ
３１の内容である記憶データ３２と対応付けられてい
る。レジスタ４はこの識別データ１６を読み込み、カウ
ンタ５および判定回路６に判定データ１７を出力する。

【００２７】判定回路６はレジスタ４から出力された判
定データ１７の値を保持しておき、レジスタ４から次の
ステップで出力される判定データ１７を待つ。カウンタ
５は判定データ１７の値が分岐命令により数値データを
読み込む値かどうかを判断し、読み込む値で無い場合は
数値データを無視し、読み込む値の場合はレジスタ４に
対して識別データメモリ３から出力される識別データ１
６を読み込まない指示を示す禁止制御信号１５を出力す
る。この禁止制御信号１５により分岐命令後に数値デー
タを読み込む数の値の分だけ、レジスタ４は識別データ
メモリ３からの識別データ１６を読み込むのを停止す
る。

【００２８】なお、マイクロプロセッサ１は、主記憶装
置２、識別データメモリ３、レジスタ４、カウンタ５に
対して、制御バス１０を通して出力する制御信号により
全体の管理制御を行なう。

【００２９】マイクロプロセッサ１が図２のアドレス未
参照の無条件分岐命令１１に示すように、分岐先アドレ
スを参照しない無条件分岐命令を実行している場合、マ
イクロプロセッサ１は先ず「分岐以外の命令」としての
命令コードに続いて、分岐先アドレスを読み込まない
「無条件分岐命令」を実行する。この無条件分岐命令の
最後のデータをマイクロプロセッサ１が読み込んだとき
に、識別データメモリ３からレジスタ４に対して分岐先
アドレスを読み込まない無条件分岐命令を示す識別デー
タ１６が出力される。

【００３０】この識別データ１６はカウンタ５および判
定回路６に判定データ１７として伝えられる。カウンタ
５は識別データ１６の値が分岐命令後に数値データを読
み込まないことを判断し、この識別データ１６を無視す
る。一方、判定回路６は識別データ１６を示す判定デー
タ１７を読み取り、命令コードの最初を示す識別データ
１６がレジスタ４から出力されることを期待する。この
後、分岐先アドレスを読み込まない「無条件分岐命令」
の次の命令コードである「分岐以外の命令」を実行する
ために、マイクロプロセッサ１が出力するアドレスデー
タ８によって、識別データメモリ３は識別データ１６を
レジスタ４に出力する。この識別データ１６の数値が判
定回路６の期待する命令コードの最初を示す識別データ
であった場合、判定回路６はこれを正常と見なし、次の
識別データ１６の判定を行なう。命令コードの最初を示
す識別データ１６でないときには、判定回路６はマイク
ロプロセッサ１が正常なプログラムを読めなかったと判
断し、障害検出信号１８を出力する。

【００３１】またマイクロプロセッサ１が図２のアドレ
ス参照の無条件分岐命令１２に示すように、分岐先アド
レスを参照する無条件分岐命令を実行している場合、マ
イクロプロセッサ１はまず「分岐以外の命令」としての
命令コードに続いて、分岐先アドレスを読み込む「無条
件分岐命令」を実行する。この「無条件分岐命令」の最
後のデータをマイクロプロセッサ１が読み込んだとき
に、識別データメモリ３からレジスタ４に対して分岐先
アドレスをマイクロプロセッサ１が読み込むために、主
記憶装置２から出力されるデータ数に対応する識別デー
タ１６が出力される。この識別データ１６はレジスタ４
からカウンタ５へ判定データ１７として通知され、カウ
ンタ５は判定データ１７からマイクロプロセッサ１が数
値データを読み取るために出力するアドレスの数を算出
する。カウンタ５はこの数値分だけ、レジスタ４が識別
データ１６を読み込むのを停止させるための禁止制御信
号１５をレジスタ４に対して出力する。レジスタ４は禁
止制御信号１５に従い識別データ１６の読み込みを停止
し、カウンタ５からの識別データの読み込み許可がおり
た後に識別データ１６を判定データ１７として読み込
む。

【００３２】このときはマイクロプロセッサ１は分岐先
アドレスの読み込みを終了しており、分岐命令後の通常
の「分岐以外の命令」の命令コードの読み込みを開始し
ている。

【００３３】レジスタ４はこのため命令コードの最初の
コードを示す識別データ１６を識別データメモリ３から
読み込む。判定回路６は分岐命令の最後に対応した数値
データを読み込む値を示す判定データ１７をレジスタ４
から受け取ることにより、命令コードの最初を示す識別
データ１６としての判定データ１７がレジスタ４から出
力されることを期待する。この後、分岐先アドレスを読
み込む「無条件分岐命令」の次の命令コードを実行する
ために、マイクロプロセッサ１から出力されたアドレス
データ８により、識別データメモリ３から識別データ１
６をレジスタ４に対して出力する。この識別データ１６
の値が判定回路６の期待する命令コードの最初を示す識
別データ１６であった場合、判定回路６は正常と見なし
次の識別データ１６の判定を行なう。命令コードの最初
を示す識別データ１６でないときは、判定回路６はマイ
クロプロセッサ１が正常なプログラムを読み込めなかっ
たと判断して、障害検出信号１８を出力する。

【００３４】なお、正常に分岐命令が実行されない場合
で、分岐した先が命令コードの途中の場合の、プログラ
ムの処理の流れと読み込まれる識別データの流れを図３
（ａ）に、分岐した先が数値データの場合の、プログラ
ムの処理の流れと読み込まれる識別データの流れを図３
（ｂ）に示す。

【００３５】図５は本発明のマイクロプロセッサ暴走検
出方式の第２の実施の形態を示すブロック図である。

【００３６】図５を参照すると、マイクロプロセッサ１
と、主記憶装置２と、識別データ１６が格納された識別
データメモリ３と、識別データ１６を受け取りカウンタ
５および判定回路６に判定データ１７を出力するレジス
タ４と、判定データ１７の順序を監視し識別データ１６
が正常に識別データメモリ３から読み出しているかどう
かを監視する判定回路６と、レジスタ４から分岐命令後
の数値データを読み取る数値を受け、この数値に対して
数値データの読み込みを禁止する禁止制御信号１５を出
力するカウンタ５と、判定回路６が出力する障害検出信
号１８を受け取り所定の障害処理を実行する障害処理回
路７とから構成されている。

【００３７】なお、図５において図１に示す構成要素に
対応するものは同一の参照数字または符号を付し、その
説明を省略する。

【００３８】図６は図５の主記憶装置のメモリマップを
示す説明図である。

【００３９】図７はプログラムの実行例を示す説明図で
ある。

【００４０】次に、図５、図６および図７を参照して本
発明の第２の実施の形態の動作をより詳細に説明する。

【００４１】マイクロプロセッサ１がアドレスデータ８
を主記憶装置２に出力し、動作する上で必要なプログラ
ムデータ９を取り込む。このアドレスデータ８は識別デ
ータメモリ３にも出力される。

【００４２】主記憶装置２からのプログラムデータ９は
メモリマップ３１に示すように数値データおよび命令コ
ードのエリアに分割されている。これらの内容は主記憶
装置２の記憶データ３２である。この主記憶装置２の記
憶データ３２に対して識別データ１６は識別データメモ
リ内容３３となる。識別データ１６は識別データメモリ
の値３４に示すように、分岐先アドレスを読み込まない
分岐命令の最後を示す識別データ、分岐先アドレスを１
回分読み込む分岐命令の最後を示す識別データ、分岐先
アドレスを２回分を読み込む分岐命令の最後を示す識別
データ、命令コードの最初を示す識別データ、これらの
どれにも該当しないその他のデータの５種類のデータ種
別に分けられ、主記憶装置２の記憶データ３２に従い、
これらの値が識別データメモリ３の識別データメモリ内
容３３に格納される。

【００４３】このように対応付けられた主記憶装置２の
記憶データ３２をマイクロプロセッサ１が読み出す際
に、識別データメモリ内容３３もレジスタ４に対して出
力される。つまり、マイクロプロセッサ１が主記憶装置
２から命令コードを読み出す場合、同時に識別データメ
モリ３はレジスタ４に識別データ１６を出力する。命令
コードの先頭が読み出された場合は、識別データ１６の
値で示す命令の先頭を示す識別データ１６である「Ｅ」
がレジスタ４に出力される。この識別データメモリの値
３４の「Ｅ」の値は、レジスタ４からカウンタ５および
判定回路６に判定データ１７として出力される。カウン
タ５は分岐先アドレスを読み込む分岐命令に対する数値
データを読み取る回数のみ関知し、その他の識別データ
については無視するため、カウンタ５はこの命令コード
の最初を示す識別データ１６を無視する。一方、判定回
路６はその前のステップの識別データ１６を記憶してお
り、分岐命令の最後の識別データのときにのみ識別デー
タ１６の順序の正常性を判定する。ちなみにこの命令コ
ードの前のステップの命令コードは分岐命令でないとす
る。この命令コードの先頭を示す「Ｅ」をレジスタ４は
受け取り、その後命令コードがマイクロプロセッサ１に
より実行されるとともに、識別データメモリ３からレジ
スタ４に対して識別データ１６を出力する。

【００４４】次にこの命令コードの後に分岐命令が実行
される場合を説明する。

【００４５】先程の命令コードが実行された後、分岐命
令コードがマイクロプロセッサ１により読み込まれると
き、命令コードの最初を示す識別データ１６をレジスタ
４は受け取る。このときカウンタ５と判定回路６の動作
としては、何らの動作も実行しない。この後分岐命令コ
ードがマイクロプロセッサ１により最後まで読み出され
ると、分岐命令の最後のデータが読み出されたときに、
識別データメモリ３からレジスタ４に対して、分岐先ア
ドレスを読み込まない分岐命令の最後を示す識別コード
「０」が出力される。レジスタ４はこの識別データ１６
をカウンタ５および判定回路６に出力する。カウンタ５
は識別データ１６の値を無視するが、判定回路６はこの
データにより、次のステップでレジスタ４が読み込む識
別データ１６の値を監視する。この後マイクロプロセッ
サ１が正常に動作する場合、分岐命令の後には命令コー
ドの最初を示す識別データ「Ｅ」がレジスタ４により読
み込まれる。この動作により判定回路６はマイクロプロ
セッサ１が正常に動作していることを検出する。

【００４６】次にこの命令が実行された後、分岐先アド
レスをマイクロプロセッサ１が２回読み込む分岐命令が
実行された場合、分岐命令の最後のデータをマイクロプ
ロセッサ１が読み込んだとき、レジスタ４が識別データ
メモリ３から読み出す識別データ１６は、「２」という
値をとる。レジスタ４はこの「２」の値をカウンタ５と
判定回路６とに通知する。

【００４７】この場合、分岐命令の最後の命令コードの
後、マイクロプロセッサ１は主記憶装置２に対して数値
データを２回読み込んだ後に命令コードを読み込み、こ
の間カウンタ５はマイクロプロセッサ１が数値データを
読み込むためのアドレスデータ８を出力している間、レ
ジスタ４が識別データ１６を読み込まないように、レジ
スタ４に対して識別データ１６の読み込みを２回分禁止
する。この後、マイクロプロセッサ１から出力されるア
ドレスデータ８に従って、識別データメモリ３から出力
される識別データ１６を受け取る。

【００４８】一方、判定回路６も分岐命令の最後を示す
判定データ１７がレジスタ４から出力されたことを認識
し、レジスタ４が読み出した識別データ１６の内容を受
け取る。レジスタ４はカウンタ５により数値データを受
け取らずに、その後の識別データ１６を受け取る。この
間、マイクロプロセッサ１が正常に動作していた場合、
この識別データ１６が命令コードの最初を示す「Ｅ」で
なければならない。判定回路６はこのように「２」とい
う分岐先アドレスを読み込む場合の分岐命令を示す判定
データ１７をレジスタ４から受け取った後に、読み込み
命令コードの最初を示す「Ｅ」をレジスタ４から受け取
ることにより、マイクロプロセッサ１の動作が正常であ
ることを認識する。

【００４９】次に、分岐先アドレスを１回読み込む分岐
命令が実施された場合では、識別コード「１」はカウン
タ５と判定回路６とで受け取られ、カウンタ５はレジス
タ４に対して１回分のマイクロプロセッサ１が出力する
アドレスデータ８により識別データ１６を禁止して、そ
の後の識別データ１６をレジスタ４に出力する。このと
き判定回路６は「１」の次に「Ｅ」がレジスタ４から通
知されることを期待する。もし、「１」の次に「Ｅ」以
外のデータを受け取った場合、判定回路６はマイクロプ
ロセッサ１の動作に異常をきたしたと見なし、障害検出
信号１８を障害処理回路７に出力する。障害処理回路７
はこの障害検出信号１８を受けたとき所定の障害処理を
実施する。

【００５０】上述の通り、マイクロプロセッサ１が主記
憶装置２からプログラムデータ９を読み出す動作を、識
別データ１６が示す値によって対応付け、この識別デー
タ１６の読み出される順序を監視することにより、マイ
クロプロセッサ１の動作が正常であるかどうかを監視し
ている。

【００５１】なお、レジスタ４、カウンター５、判定回
路６および障害処理回路７は、ゲートアレイまたはＬＳ
Ｉ化されたものが使用されることも有る。

【００５２】

【発明の効果】以上説明したように、本発明のマイクロ
プロセッサ暴走検出方式は、分岐命令による分岐後の識
別データの不整合をデータの属性によらず速いタイミン
グで検出することができるので、マイクロプロセッサの
暴走を高い確率で検出できるという効果を有している。

【００５３】また、命令コードの状態解析を行なう必要
が無いので、回路構成の簡易化が行なえるという効果を
有している。

【図面の簡単な説明】

【図１】本発明のマイクロプロセッサ暴走検出方式の一
つの実施の形態を示すブロック図である。

【図２】分岐命令正常実行時の動作を示す説明図であ
る。

【図３】分岐命令異常実行時の動作を示す説明図であ
る。

【図４】主記憶装置のメモリマップを示す図である。

【図５】本発明のマイクロプロセッサ暴走検出方式の第
２の実施の形態を示すブロック図である。

【図６】図５の主記憶装置のメモリマップを示す説明図
である。

【図７】プログラムの実行例を示す説明図である。

【図８】従来のマイクロプロセッサ暴走検出方式を示す
ブロック図である。

【図９】従来のマイクロプロセッサ暴走検出方式の他の
例を示すブロック図である。

【符号の説明】

１ マイクロプロセッサ ２ 主記憶装置 ３ 識別データメモリ ４ レジスタ ５ カウンタ ６ 判定回路 ７ 障害処理回路 ８ アドレスデータ ９ プログラムデータ １０ 制御バス １１ アドレス未参照の無条件分岐命令 １２ アドレス参照の無条件分岐命令 １５ 禁止制御信号 １６ 識別データ １７ 判定データ １８ 障害検出信号 ３１ メモリマップ ３２ 記憶データ ３３ 識別データメモリ内容 ３４ 識別データメモリの値 ４１ マイクロプロセッサ ４２ 主記憶装置 ５１ 記憶領域 ５２ 識別情報 ５３ 識別手段 ５４ 異常処理手段 ６１ プログラムデータ ６２ ＲＯＭ部 ６３ データ識別レジスタ ６４ ステート解析部 ６５ 比較回路 ６６ 不一致検出信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/28 - 11/36

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサ暴走検出方式におい
   て、前記マイクロプロセッサと； このマイクロプロセッサが出力するアドレスデータによ
   り、プログラムデータを出力する第１のメモリと； 前記アドレスデータに対応して、記憶した識別データを
   出力する第２のメモリと； 前記識別データを読み込み、判定データを出力するレジ
   スタと； 前記判定データの値により障害検出信号を出力する判定
   回路と； 前記判定データの値により、禁止制御信号を前記レジス
   タに出力するカウンタと； を備え、 前記識別データの数値が、前記判定回路の期待する命令
   コードの最初を示す識別データであった場合前記判定回
   路はこれを正常と見なし、前記判定回路の期待する命令
   コードの最初を示す識別データでない場合、前記判定回
   路は前記マイクロプロセッサが正常なプログラムを読め
   なかったと判断 することを特徴とするマイクロプロセッ
   サ暴走検出方式。
2. 【請求項２】 マイクロプロセッサ暴走検出方式におい
   て、 前記マイクロプロセッサと； このマイクロプロセッサが出力するアドレスデータによ
   り、プログラムデータを出力する第１のメモリと； 前記アドレスデータに対応して、記憶した識別データを
   出力する第２のメモリと； 前記識別データを読み込み、判定データを出力するレジ
   スタと； 前記判定データの値により障害検出信号を出力する判定
   回路と； 前記判定データの値により、禁止制御信号を前記レジス
   タに出力するカウンタと； を備え、 前記マイクロプロセッサが分岐先アドレスを参照する分
   岐命令を実行している場合、前記第２のメモリから前記
   分岐先アドレスを読み込むために、前記第１のメモリか
   ら出力されるデータ数に対応する識別データが前記第２
   のメモリから出力され、この識別データが前記レジスタ
   から前記カウンタへ前記判定データとして通知され、こ
   の判定データから前記カウンタは前記マイクロプロセッ
   サが数値データを読み取るために出力するアドレスの数
   を算出し、この数値分だけ前記レジスタが前記識別デー
   タを読み込むのを停止させるための前記禁止制御信号を
   前記レジスタに対して出力し、前記識別データの値が前
   記判定回路の期待する命令コードの最初を示す識別デー
   タであった場合前記判定回路は正常と見なし次の識別デ
   ータの判定を行ない、前記命令コードの最初を示す識別
   データでない場合、前記判定回路は前記マイクロプロセ
   ッサが正常なプログラムを読み込めなかったと判断し、
   前記障害検出信号を出力する ことを特徴とするマイクロ
   プロセッサ暴走検出方式。
3. 【請求項３】 マイクロプロセッサ暴走検出方式におい
   て、 前記マイクロプロセッサと； このマイクロプロセッサが出力するアドレスデータによ
   り、プログラムデータを出力する第１のメモリと； 前記アドレスデータに対応して、記憶した識別データを
   出力する第２のメモリと； 前記識別データを読み込み、判定データを出力するレジ
   スタと； 前記判定データの値により障害検出信号を出力する判定
   回路と； 前記判定データの値により、禁止制御信号を前記レジス
   タに出力するカウンタと； 前記障害検出信号により障害処理を行なう障害処理回路
   と； を備え、 前記マイクロプロセッサが分岐先アドレスを参照する分
   岐命令を実行している場合、前記第２のメモリから前記
   分岐先アドレスを読み込むために、前記第１のメモリか
   ら出力されるデータ数に対応する識別データが前記第２
   のメモリから出力され、この識別データが前記レジスタ
   から前記カウンタへ前記判定データとして通知され、こ
   の判定データから前記カウンタは前記マイクロプロセッ
   サが数値データを読み取るために出力するアドレスの数
   を算出し、この数値分だけ前記レジスタが前記識別デー
   タを読み込むのを停止させるための前記禁止制御信号を
   前記レジスタに対して出力し、前記識別データの値が前
   記判定回路の期待する命令コードの最初を示す識別デー
   タであった場合前記判定回路は正常と見なし次の識別デ
   ータの判定を行ない、前記命令コードの最初を示す識別
   データでない場合、前記判定回路は前記マイクロプロセ
   ッサが正常なプログラムを読み込めなかったと判断し、
   前記障害検出信号を出力し、この障害検出信号を受けた
   とき所定の障害処理を実施する ことを特徴とするマイク
   ロプロセッサ暴走検出方式。
4. 【請求項４】 前記レジスタと、前記カウンタと、前記
   判定回路とを、集積回路により一体化したことを特徴と
   する請求項２記載のマイクロプロセッサ暴走検出方式。
5. 【請求項５】 前記レジスタと、前記カウンタと、前記
   判定回路と、前記障害処理回路とを、集積回路により一
   体化したことを特徴とする請求項３記載のマイクロプロ
   セッサ暴走検出方式。