JPH0844629A - メモリアクセス異常監視装置 - Google Patents
メモリアクセス異常監視装置Info
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- JPH0844629A JPH0844629A JP6174605A JP17460594A JPH0844629A JP H0844629 A JPH0844629 A JP H0844629A JP 6174605 A JP6174605 A JP 6174605A JP 17460594 A JP17460594 A JP 17460594A JP H0844629 A JPH0844629 A JP H0844629A
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- Japan
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- cpu
- memory access
- address
- signal
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Abstract
(57)【要約】
【目的】 メモリアクセス異常を確実にＣＰＵに対して
通知し、また、ＣＰＵがメモリアクセス異常の後処理を
行っていない場合には、ＣＰＵの動作をリセットするメ
モリアクセス異常監視装置を提供する。 【構成】 ＣＰＵ１０がアクセスしてもよいメモリ２０
のアドレス範囲を、タスク毎に記憶したアドレス範囲記
憶手段２と、アドレスバスＡＢ上のデータとアドレス範
囲記憶手段２に記憶したデータとを比較し、不一致の場
合にはエラー信号を出力するアドレス比較手段３と、そ
のエラー信号が出力されたときに、書き込み信号を制御
する書き込み信号制御手段４と、ＣＰＵ１０に割込信号
を出力する割込制御手段５と、動作異常を記憶する動作
記憶部６とを備えた構成となっている。
通知し、また、ＣＰＵがメモリアクセス異常の後処理を
行っていない場合には、ＣＰＵの動作をリセットするメ
モリアクセス異常監視装置を提供する。 【構成】 ＣＰＵ１０がアクセスしてもよいメモリ２０
のアドレス範囲を、タスク毎に記憶したアドレス範囲記
憶手段２と、アドレスバスＡＢ上のデータとアドレス範
囲記憶手段２に記憶したデータとを比較し、不一致の場
合にはエラー信号を出力するアドレス比較手段３と、そ
のエラー信号が出力されたときに、書き込み信号を制御
する書き込み信号制御手段４と、ＣＰＵ１０に割込信号
を出力する割込制御手段５と、動作異常を記憶する動作
記憶部６とを備えた構成となっている。
Description
【０００１】
【産業上の利用分野】本発明は、メモリに出力する読み
込み／書き込み信号の保全性をチェックするメモリアク
セス異常監視装置の改良に関し、詳しくは、メモリアク
セス異常を確実に検出し、後処理を行うメモリアクセス
異常監視装置に関する。
込み／書き込み信号の保全性をチェックするメモリアク
セス異常監視装置の改良に関し、詳しくは、メモリアク
セス異常を確実に検出し、後処理を行うメモリアクセス
異常監視装置に関する。
【０００２】
【従来の技術】従来より、コンピュータシステムでは、
不正なアクセスによるメモリ中のデータ破壊を阻止する
ために、アドレス保護回路（特開平５−１２８０１０）
が提案されている。このアドレス保護回路は、アドレス
源からのメモリアクセス要求のアドレス及びソース識別
コードを許可された範囲のアドレスと比較して、範囲内
ならばアクセスを許容し、範囲外であればエラー信号を
ＣＰＵに通知することで、不正なアクセスを検知してメ
モリを保護するとともに、プログラムの暴走を未然に防
いでシステム全体の信頼性を向上させている。
不正なアクセスによるメモリ中のデータ破壊を阻止する
ために、アドレス保護回路（特開平５−１２８０１０）
が提案されている。このアドレス保護回路は、アドレス
源からのメモリアクセス要求のアドレス及びソース識別
コードを許可された範囲のアドレスと比較して、範囲内
ならばアクセスを許容し、範囲外であればエラー信号を
ＣＰＵに通知することで、不正なアクセスを検知してメ
モリを保護するとともに、プログラムの暴走を未然に防
いでシステム全体の信頼性を向上させている。
【０００３】
【発明が解決しようとする課題】しかし、上記従来のよ
うなアドレス保護回路では、ＣＰＵにおいて、メモリア
クセス要求のアドレスが範囲外となった場合に通知され
るエラー信号を受信しない場合でも、ノイズの発生によ
り、エラー信号を受信したと認識してメモリアクセス異
常の後処理を行う場合があった。
うなアドレス保護回路では、ＣＰＵにおいて、メモリア
クセス要求のアドレスが範囲外となった場合に通知され
るエラー信号を受信しない場合でも、ノイズの発生によ
り、エラー信号を受信したと認識してメモリアクセス異
常の後処理を行う場合があった。
【０００４】また、上記エラー信号が通知された場合で
も、ＣＰＵのハード的な暴走、基板損傷、半田不良等に
より、メモリアクセス異常の後処理及び回復処理が行え
ないという問題が起こっていた。本発明は、上記事情に
鑑みてなされたものであり、メモリアクセス異常を確実
にＣＰＵに対して通知し、また、ＣＰＵがメモリアクセ
ス異常の後処理を行っていない場合には、ＣＰＵの動作
を強制的にリセットさせるメモリアクセス異常監視装置
を提供することを目的としている。
も、ＣＰＵのハード的な暴走、基板損傷、半田不良等に
より、メモリアクセス異常の後処理及び回復処理が行え
ないという問題が起こっていた。本発明は、上記事情に
鑑みてなされたものであり、メモリアクセス異常を確実
にＣＰＵに対して通知し、また、ＣＰＵがメモリアクセ
ス異常の後処理を行っていない場合には、ＣＰＵの動作
を強制的にリセットさせるメモリアクセス異常監視装置
を提供することを目的としている。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に提案される請求項１に記載の本発明は、ＣＰＵがアク
セスしてもよいメモリのアドレス範囲を、ＣＰＵが処理
するタスク毎に記憶したアドレス範囲記憶手段と、アド
レスバス上のデータとアドレス範囲記憶手段に記憶した
データとを比較し、不一致の場合にはエラー信号を出力
するアドレス比較手段と、アドレス比較手段からエラー
信号が出力されたときにメモリに出力する書き込み信号
を制御する書き込み信号制御手段と、ＣＰＵに割込信号
を出力して異常を報知する割込制御手段と、動作異常を
記憶する動作記憶部とを備えた構成としている。
に提案される請求項１に記載の本発明は、ＣＰＵがアク
セスしてもよいメモリのアドレス範囲を、ＣＰＵが処理
するタスク毎に記憶したアドレス範囲記憶手段と、アド
レスバス上のデータとアドレス範囲記憶手段に記憶した
データとを比較し、不一致の場合にはエラー信号を出力
するアドレス比較手段と、アドレス比較手段からエラー
信号が出力されたときにメモリに出力する書き込み信号
を制御する書き込み信号制御手段と、ＣＰＵに割込信号
を出力して異常を報知する割込制御手段と、動作異常を
記憶する動作記憶部とを備えた構成としている。
【０００６】請求項２に記載の本発明は、ＣＰＵに割込
制御手段より割込信号が送出されて来たときには、ＣＰ
Ｕは、動作記憶部を参照して、バスライン上のノイズに
よる誤動作が判別出来る構成としている。請求項３に記
載の本発明は、割込制御手段が割込信号を出力したとき
に起動する監視タイマーと、ＣＰＵの動作をリセットす
るリセット制御手段とを備え、動作記憶部には、ＣＰＵ
がメモリアクセス異常に対する後処理を開始したときに
フラグがセットされるようになっており、割込制御手段
が割込信号を出力した後、監視タイマーがタイムアップ
するまでに動作記憶部にフラグがセットされないときに
は、リセット制御手段によってＣＰＵの動作をリセット
する構成としている。
制御手段より割込信号が送出されて来たときには、ＣＰ
Ｕは、動作記憶部を参照して、バスライン上のノイズに
よる誤動作が判別出来る構成としている。請求項３に記
載の本発明は、割込制御手段が割込信号を出力したとき
に起動する監視タイマーと、ＣＰＵの動作をリセットす
るリセット制御手段とを備え、動作記憶部には、ＣＰＵ
がメモリアクセス異常に対する後処理を開始したときに
フラグがセットされるようになっており、割込制御手段
が割込信号を出力した後、監視タイマーがタイムアップ
するまでに動作記憶部にフラグがセットされないときに
は、リセット制御手段によってＣＰＵの動作をリセット
する構成としている。
【０００７】
【作用】上記構成を特徴とする本発明の請求項１に記載
のメモリアクセス異常監視装置では、メモリアクセス異
常の発生を動作記憶部に記憶することができるので、エ
ラーを発生した履歴が保存できる。請求項２に記載のメ
モリアクセス異常監視装置では、ＣＰＵが、エラー信号
を受けたときに動作記憶部を参照することによって、受
信した信号がメモリアクセス異常の発生によるものなの
か、バスライン上のノイズによる誤操作なのかを判別す
ることができる。
のメモリアクセス異常監視装置では、メモリアクセス異
常の発生を動作記憶部に記憶することができるので、エ
ラーを発生した履歴が保存できる。請求項２に記載のメ
モリアクセス異常監視装置では、ＣＰＵが、エラー信号
を受けたときに動作記憶部を参照することによって、受
信した信号がメモリアクセス異常の発生によるものなの
か、バスライン上のノイズによる誤操作なのかを判別す
ることができる。
【０００８】請求項３に記載のメモリアクセス異常監視
装置では、ＣＰＵがメモリアクセス異常の後処理を開始
したことが判別でき、一定時間内にメモリアクセス異常
の後処理を開始しないときには、メモリアクセス異常監
視装置側からの信号出力により、ＣＰＵの動作を強制的
にリセットすることができる。
装置では、ＣＰＵがメモリアクセス異常の後処理を開始
したことが判別でき、一定時間内にメモリアクセス異常
の後処理を開始しないときには、メモリアクセス異常監
視装置側からの信号出力により、ＣＰＵの動作を強制的
にリセットすることができる。
【０００９】
【実施例】以下に、図面とともに本発明の実施例を説明
する。図１は、本発明の請求項１及び請求項２に記載の
メモリアクセス異常監視装置１の構成をブロック図をも
って示したものである。図において、１０はＣＰＵ、２
０はメモリであり、データバスＤＢとアドレスバスＡＢ
で接続され、プログラムを実行している。なお制御バス
は省略している。
する。図１は、本発明の請求項１及び請求項２に記載の
メモリアクセス異常監視装置１の構成をブロック図をも
って示したものである。図において、１０はＣＰＵ、２
０はメモリであり、データバスＤＢとアドレスバスＡＢ
で接続され、プログラムを実行している。なお制御バス
は省略している。
【００１０】メモリアクセス異常監視装置１には、ＣＰ
Ｕがアクセスしてもよいメモリ２０のアドレス範囲を、
ＣＰＵ１０が処理するタスク毎に記憶したアドレス範囲
記憶手段２と、アドレスバスＡＢ上のデータとアドレス
範囲記憶手段２に記憶したデータとを比較し、不一致の
場合にはエラー信号を出力するアドレス比較手段３と、
アドレス比較手段３からエラー信号が出力されたときに
メモリ２０に出力する書き込み信号を制御する書き込み
信号制御手段４と、ＣＰＵ１０に割込信号を出力して異
常を報知する割込制御手段５と、上記エラー信号が出力
されたときに動作異常として記憶する動作記憶部６とを
有している。
Ｕがアクセスしてもよいメモリ２０のアドレス範囲を、
ＣＰＵ１０が処理するタスク毎に記憶したアドレス範囲
記憶手段２と、アドレスバスＡＢ上のデータとアドレス
範囲記憶手段２に記憶したデータとを比較し、不一致の
場合にはエラー信号を出力するアドレス比較手段３と、
アドレス比較手段３からエラー信号が出力されたときに
メモリ２０に出力する書き込み信号を制御する書き込み
信号制御手段４と、ＣＰＵ１０に割込信号を出力して異
常を報知する割込制御手段５と、上記エラー信号が出力
されたときに動作異常として記憶する動作記憶部６とを
有している。
【００１１】このような構成では、ＣＰＵ１０において
プログラムが実行され、アドレスバスＡＢ上にアドレス
データが発生した場合、アドレス比較手段３において、
そのアドレスバスＡＢ上に発生したアドレスデータと、
後述する形式で、予めＣＰＵ１０からの指示によりアド
レス範囲記憶手段２に記憶されたアドレスを比較する。
この比較結果が一致（アドレス範囲内）した場合、書き
込み信号制御手段４では、ＣＰＵ１０から通知された読
み込み／書き込み信号をそのままメモリ２０に出力する
が、比較結果が不一致（アドレス範囲外）であった場合
は、エラー信号を出力する。すると書き込み信号制御手
段４は、制御バス上を伝送される書き込み信号をマスク
し、動作記憶手段５にフラグ等で動作異常を記憶し、割
込制御手段５にてＣＰＵ１０に対して割込信号を出力す
る。なお、書込み信号制御手段４は、読み出し信号に対
してもマスクするが、読み出し信号はメモリを破壊する
ことがないので、マスクせずにそのまま出力してもよ
い。一方、ＣＰＵ１０では、上記割込信号の受信によ
り、動作記憶部６を参照し、動作異常が記憶されていれ
ば、受信した割込信号が真にメモリアクセス異常により
発生したものと判別して、それに対応した後処理を行
う。しかし、動作異常が記憶されていなければ、ノイズ
等による信号が発生したとしてエラー処理を実行する。
プログラムが実行され、アドレスバスＡＢ上にアドレス
データが発生した場合、アドレス比較手段３において、
そのアドレスバスＡＢ上に発生したアドレスデータと、
後述する形式で、予めＣＰＵ１０からの指示によりアド
レス範囲記憶手段２に記憶されたアドレスを比較する。
この比較結果が一致（アドレス範囲内）した場合、書き
込み信号制御手段４では、ＣＰＵ１０から通知された読
み込み／書き込み信号をそのままメモリ２０に出力する
が、比較結果が不一致（アドレス範囲外）であった場合
は、エラー信号を出力する。すると書き込み信号制御手
段４は、制御バス上を伝送される書き込み信号をマスク
し、動作記憶手段５にフラグ等で動作異常を記憶し、割
込制御手段５にてＣＰＵ１０に対して割込信号を出力す
る。なお、書込み信号制御手段４は、読み出し信号に対
してもマスクするが、読み出し信号はメモリを破壊する
ことがないので、マスクせずにそのまま出力してもよ
い。一方、ＣＰＵ１０では、上記割込信号の受信によ
り、動作記憶部６を参照し、動作異常が記憶されていれ
ば、受信した割込信号が真にメモリアクセス異常により
発生したものと判別して、それに対応した後処理を行
う。しかし、動作異常が記憶されていなければ、ノイズ
等による信号が発生したとしてエラー処理を実行する。
【００１２】図２，図３は上述したメモリアクセス異常
監視装置１とＣＰＵ１０の処理を、それぞれフローチャ
ートで示したものである。図２のステップ１００〜１０
９はメモリアクセス異常監視装置１の処理である。ここ
では、アドレス比較手段３におけるデータ比較が不一致
（アドレス範囲外）であった場合、読み込み信号に関し
ては、メモリ２０に信号の出力を行った（ステップ１０
６）後、ＣＰＵ１０に対して割込信号を出力している。
監視装置１とＣＰＵ１０の処理を、それぞれフローチャ
ートで示したものである。図２のステップ１００〜１０
９はメモリアクセス異常監視装置１の処理である。ここ
では、アドレス比較手段３におけるデータ比較が不一致
（アドレス範囲外）であった場合、読み込み信号に関し
ては、メモリ２０に信号の出力を行った（ステップ１０
６）後、ＣＰＵ１０に対して割込信号を出力している。
【００１３】図３のステップ２００〜２０５はＣＰＵ１
０の処理である。受信した割込信号がメモリアクセス異
常の発生以外によるものであると判別した場合は、必要
なエラー処理を行っているが、ここではその処理内容に
関しては特に規定しない。図４は、上記メモリアクセス
異常監視装置１とＣＰＵ１０の関係を図で示したもので
ある。図４の（ａ）はＣＰＵ１０において、メモリアク
セス異常による割込信号を受信した場合、図４の（ｂ）
はＣＰＵ１０にてノイズ等の誤操作による割込信号を受
信した場合であり、ＣＰＵ１０では、動作記憶部６の内
容により、後処理あるいはエラー処理を行う。
０の処理である。受信した割込信号がメモリアクセス異
常の発生以外によるものであると判別した場合は、必要
なエラー処理を行っているが、ここではその処理内容に
関しては特に規定しない。図４は、上記メモリアクセス
異常監視装置１とＣＰＵ１０の関係を図で示したもので
ある。図４の（ａ）はＣＰＵ１０において、メモリアク
セス異常による割込信号を受信した場合、図４の（ｂ）
はＣＰＵ１０にてノイズ等の誤操作による割込信号を受
信した場合であり、ＣＰＵ１０では、動作記憶部６の内
容により、後処理あるいはエラー処理を行う。
【００１４】次に、本発明の請求項３に記載のメモリア
クセス異常監視装置１について説明する。図５はその構
成をブロック図をもって示したものである。このメモリ
アクセス異常監視装置１には、図１に示した構成に加え
て更に、割込制御手段５には、割込信号を出力したとき
に起動する監視タイマー７と、ＣＰＵ１０の動作をリセ
ットするリセット制御手段８を備えており、動作記憶部
６には、ＣＰＵ１０がメモリアクセス異常に対する後処
理を開始したときにフラグをセットするようになってお
り、このような構成によりＣＰＵ１０がメモリアクセス
異常による後処理を開始したことを検知できる。
クセス異常監視装置１について説明する。図５はその構
成をブロック図をもって示したものである。このメモリ
アクセス異常監視装置１には、図１に示した構成に加え
て更に、割込制御手段５には、割込信号を出力したとき
に起動する監視タイマー７と、ＣＰＵ１０の動作をリセ
ットするリセット制御手段８を備えており、動作記憶部
６には、ＣＰＵ１０がメモリアクセス異常に対する後処
理を開始したときにフラグをセットするようになってお
り、このような構成によりＣＰＵ１０がメモリアクセス
異常による後処理を開始したことを検知できる。
【００１５】アドレス比較手段３における、アドレスバ
スＡＢ上を伝送されるアドレスデータと、アドレス範囲
記憶手段２に記憶したアドレスの比較が不一致（アドレ
ス範囲外）であった場合、アドレス比較手段３はエラー
信号を出力するが、このエラー信号により、割込制御手
段５がＣＰＵ１０に対して割込信号を出力したとき、同
時に監視タイマー７を起動する。この監視タイマー７
は、ＣＰＵ１０が割込信号受信によりメモリアクセス異
常による後処理を開始したと判断できる時間を計時し、
タイムアップした場合は、リセット制御手段８によって
ＣＰＵ１０に対してリセット信号を出力し、プログラム
をリセットするようになっている。
スＡＢ上を伝送されるアドレスデータと、アドレス範囲
記憶手段２に記憶したアドレスの比較が不一致（アドレ
ス範囲外）であった場合、アドレス比較手段３はエラー
信号を出力するが、このエラー信号により、割込制御手
段５がＣＰＵ１０に対して割込信号を出力したとき、同
時に監視タイマー７を起動する。この監視タイマー７
は、ＣＰＵ１０が割込信号受信によりメモリアクセス異
常による後処理を開始したと判断できる時間を計時し、
タイムアップした場合は、リセット制御手段８によって
ＣＰＵ１０に対してリセット信号を出力し、プログラム
をリセットするようになっている。
【００１６】この構成では、ＣＰＵ１０は、割込信号を
受信し、メモリアクセス異常による後処理を開始すると
きに、動作記憶部６にフラグを設定するので、そのフラ
グを参照して後処理を開始しているか、開始していない
かが判断できる。図６，図７は上述したメモリアクセス
異常監視装置１とＣＰＵ１０の処理を、それぞれフロー
チャートで示したものである。
受信し、メモリアクセス異常による後処理を開始すると
きに、動作記憶部６にフラグを設定するので、そのフラ
グを参照して後処理を開始しているか、開始していない
かが判断できる。図６，図７は上述したメモリアクセス
異常監視装置１とＣＰＵ１０の処理を、それぞれフロー
チャートで示したものである。
【００１７】図６のステップ３００〜３１５はメモリア
クセス異常監視装置１の処理である。ここでは、ＣＰＵ
１０が動作記憶部６にフラグを設定しているため、この
フラグを検出したとき、フラグをクリアしている（ステ
ップ３１５）。図７のステップ４００〜４０２はＣＰＵ
１０の処理であり、割込信号を受信するとメモリアクセ
ス異常の後処理を開始する前に動作記憶部６にフラグを
設定している。
クセス異常監視装置１の処理である。ここでは、ＣＰＵ
１０が動作記憶部６にフラグを設定しているため、この
フラグを検出したとき、フラグをクリアしている（ステ
ップ３１５）。図７のステップ４００〜４０２はＣＰＵ
１０の処理であり、割込信号を受信するとメモリアクセ
ス異常の後処理を開始する前に動作記憶部６にフラグを
設定している。
【００１８】図８は、上記メモリアクセス異常監視装置
１とＣＰＵ１０の関係を図で示したものである。図８の
（ａ）はＣＰＵ１０が割込信号を受信し、メモリアクセ
ス異常の後処理を行った場合であり、図８の（ｂ），
（ｃ），（ｄ）は、メモリアクセス異常の後処理を行わ
なかった場合である。図に示すように、メモリアクセス
異常監視装置１がＣＰＵ１０に対して、割込信号を出力
して異常を報知しようとしても、ＣＰＵ１０でその割込
信号を受信できない、あるいはＣＰＵ１０がメモリアク
セス異常の後処理を開始したことを検出できない場合
は、ＣＰＵ１０に対してリセット信号を出力してＣＰＵ
１０の動作をリセットする。
１とＣＰＵ１０の関係を図で示したものである。図８の
（ａ）はＣＰＵ１０が割込信号を受信し、メモリアクセ
ス異常の後処理を行った場合であり、図８の（ｂ），
（ｃ），（ｄ）は、メモリアクセス異常の後処理を行わ
なかった場合である。図に示すように、メモリアクセス
異常監視装置１がＣＰＵ１０に対して、割込信号を出力
して異常を報知しようとしても、ＣＰＵ１０でその割込
信号を受信できない、あるいはＣＰＵ１０がメモリアク
セス異常の後処理を開始したことを検出できない場合
は、ＣＰＵ１０に対してリセット信号を出力してＣＰＵ
１０の動作をリセットする。
【００１９】最後にアドレス範囲記憶手段２に記憶され
るデータについて説明しておく。図９がアドレス範囲記
憶手段２の内部構成の一例を示したものであり、ＣＰＵ
１０がアクセスしてもよいメモリ２０のアドレス範囲が
記憶されている。図では、そのアドレス範囲がＣＰＵ１
０が処理するｎ個のタスク毎に記憶されており、下限ア
ドレスと上限アドレスを指定したエリアが５つまで設定
できるようになっている。
るデータについて説明しておく。図９がアドレス範囲記
憶手段２の内部構成の一例を示したものであり、ＣＰＵ
１０がアクセスしてもよいメモリ２０のアドレス範囲が
記憶されている。図では、そのアドレス範囲がＣＰＵ１
０が処理するｎ個のタスク毎に記憶されており、下限ア
ドレスと上限アドレスを指定したエリアが５つまで設定
できるようになっている。
【００２０】
【発明の効果】以上の説明から理解されるように、請求
項１に記載のメモリアクセス異常監視装置によれば、ア
クセス異常が生じた場合には、その事実が動作記憶部に
おいて記憶されるので、エラーの発生原因を解明する場
合に便利である。また、請求項２に記載のメモリアクセ
ス異常監視装置によれば、エラー信号が出力されたとき
にＣＰＵが動作記憶部を参照することによって、伝送ラ
イン上の誤動作かどうかの判別が出来るので、メモリア
クセス異常の発生を確認し、ＣＰＵの誤動作を未然に防
止できる。
項１に記載のメモリアクセス異常監視装置によれば、ア
クセス異常が生じた場合には、その事実が動作記憶部に
おいて記憶されるので、エラーの発生原因を解明する場
合に便利である。また、請求項２に記載のメモリアクセ
ス異常監視装置によれば、エラー信号が出力されたとき
にＣＰＵが動作記憶部を参照することによって、伝送ラ
イン上の誤動作かどうかの判別が出来るので、メモリア
クセス異常の発生を確認し、ＣＰＵの誤動作を未然に防
止できる。
【００２１】更に、請求項３に記載のメモリアクセス異
常監視装置によれば、ハードウェアの障害に起因する、
ＣＰＵの暴走や信号伝送経路の遮断により、ＣＰＵがメ
モリアクセス異常の後処理が行えない場合でも、ＣＰＵ
の動作を強制的にリセットするので、プログラムの破壊
やハードウェアの新たな障害を防ぐことができ、コンピ
ュータシステム全体の信頼性が向上する。
常監視装置によれば、ハードウェアの障害に起因する、
ＣＰＵの暴走や信号伝送経路の遮断により、ＣＰＵがメ
モリアクセス異常の後処理が行えない場合でも、ＣＰＵ
の動作を強制的にリセットするので、プログラムの破壊
やハードウェアの新たな障害を防ぐことができ、コンピ
ュータシステム全体の信頼性が向上する。
【図１】本発明の請求項１及び請求項２に記載のメモリ
アクセス異常監視装置の内部構成の一例を示すブロック
図である。
アクセス異常監視装置の内部構成の一例を示すブロック
図である。
【図２】請求項１に記載のメモリアクセス異常監視装置
の動作を示すフローチャートである。
の動作を示すフローチャートである。
【図３】請求項２に記載のＣＰＵの動作を示すフローチ
ャートである。
ャートである。
【図４】（ａ）、（ｂ）は請求項１及び請求項２に記載
のメモリアクセス異常監視処理の説明図である。
のメモリアクセス異常監視処理の説明図である。
【図５】本発明の請求項３に記載のメモリアクセス異常
監視装置の内部構成の一例を示すブロック図である。
監視装置の内部構成の一例を示すブロック図である。
【図６】請求項３に記載のメモリアクセス異常監視装置
の動作を示すフローチャートである。
の動作を示すフローチャートである。
【図７】請求項３に記載のＣＰＵの動作を示すフローチ
ャートである。
ャートである。
【図８】（ａ）〜（ｄ）は請求項３に記載のメモリアク
セス異常監視処理の説明図である。
セス異常監視処理の説明図である。
【図９】アドレス範囲記憶手段の内部構成の一例を示す
図である。
図である。
１ メモリアクセス異常監視装置 ２ アドレス範囲記憶手段 ３ アドレス比較手段 ４ 書き込み信号制御手段 ５ 割込制御手段 ６ 動作記憶部 ７ 監視タイマー ８ リセット制御手段 １０ ＣＰＵ ２０ メモリ ＡＢ アドレスバス ＤＢ データバス
Claims (3)
- 【請求項１】ＣＰＵの外部バスに接続され、アドレスバ
ス上を伝送されるデータの異常を監視するメモリアクセ
ス異常監視装置において、 ＣＰＵがアクセスしてもよいメモリのアドレス範囲を、
ＣＰＵが処理するタスク毎に記憶したアドレス範囲記憶
手段と、 アドレスバス上のデータと上記アドレス範囲記憶手段に
記憶したデータとを比較し、不一致の場合にはエラー信
号を出力するアドレス比較手段と、 上記アドレス比較手段からエラー信号が出力されたとき
にメモリに出力する書き込み信号を制御する書き込み信
号制御手段と、 上記アドレス比較手段からエラー信号が出力されたとき
に、上記ＣＰＵに割込信号を出力して異常を報知する割
込制御手段と、 上記アドレス比較手段がエラー信号を出力したときに、
動作異常として記憶する動作記憶部とを有することを特
徴とするメモリアクセス異常監視装置。 - 【請求項２】上記ＣＰＵは上記割込制御手段より割込信
号が送出されて来たときには、上記動作記憶部を参照す
ることによって、バスライン上のノイズによる誤動作を
判別出来る構成とした請求項１に記載のメモリアクセス
異常監視装置。 - 【請求項３】上記割込制御手段が割込信号を出力したと
きに起動する監視タイマーと、ＣＰＵの動作をリセット
するリセット制御手段とを更に備えるとともに、上記動
作記憶部には、ＣＰＵがメモリアクセス異常に対する後
処理を開始したときにフラグがセットされる構成となっ
ており、 上記割込制御手段が割込信号を出力した後、上記監視タ
イマーがタイムアップするまでに上記動作記憶部にフラ
グがセットされないときには、上記リセット制御手段に
よって上記ＣＰＵの動作をリセットする構成としたメモ
リアクセス異常監視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174605A JPH0844629A (ja) | 1994-07-26 | 1994-07-26 | メモリアクセス異常監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174605A JPH0844629A (ja) | 1994-07-26 | 1994-07-26 | メモリアクセス異常監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0844629A true JPH0844629A (ja) | 1996-02-16 |
Family
ID=15981508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6174605A Withdrawn JPH0844629A (ja) | 1994-07-26 | 1994-07-26 | メモリアクセス異常監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0844629A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100525537B1 (ko) * | 2000-12-28 | 2005-11-02 | 엘지전자 주식회사 | 인터럽트를 이용한 응용 프로그램의 에러검출장치 및 방법. |
| JP2012198904A (ja) * | 2012-04-25 | 2012-10-18 | Renesas Electronics Corp | 半導体装置 |
| JP2015060499A (ja) * | 2013-09-20 | 2015-03-30 | 富士通株式会社 | 演算処理装置、情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム |
| JP2019053617A (ja) * | 2017-09-15 | 2019-04-04 | 株式会社東芝 | システムｌｓｉおよびシステムｌｓｉの故障検出方法 |
-
1994
- 1994-07-26 JP JP6174605A patent/JPH0844629A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100525537B1 (ko) * | 2000-12-28 | 2005-11-02 | 엘지전자 주식회사 | 인터럽트를 이용한 응용 프로그램의 에러검출장치 및 방법. |
| JP2012198904A (ja) * | 2012-04-25 | 2012-10-18 | Renesas Electronics Corp | 半導体装置 |
| JP2015060499A (ja) * | 2013-09-20 | 2015-03-30 | 富士通株式会社 | 演算処理装置、情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム |
| JP2019053617A (ja) * | 2017-09-15 | 2019-04-04 | 株式会社東芝 | システムｌｓｉおよびシステムｌｓｉの故障検出方法 |
| US10846164B2 (en) | 2017-09-15 | 2020-11-24 | Kabushiki Kaisha Toshiba | System LSI and fault detection method for system LSI |
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