JPS61216059A - 記憶デ−タ保護方式 - Google Patents
記憶デ−タ保護方式Info
- Publication number
- JPS61216059A JPS61216059A JP60033223A JP3322385A JPS61216059A JP S61216059 A JPS61216059 A JP S61216059A JP 60033223 A JP60033223 A JP 60033223A JP 3322385 A JP3322385 A JP 3322385A JP S61216059 A JPS61216059 A JP S61216059A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- area
- cpu
- protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Landscapes
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理装置（以下ＣＰＵという）が暴走等
の異常動作をした時にメモリに記憶されているデータを
保護する保護方式に係り、特に保護確率の高い保護を行
うことができる記憶データ保護方式の改良に関するもの
である。
の異常動作をした時にメモリに記憶されているデータを
保護する保護方式に係り、特に保護確率の高い保護を行
うことができる記憶データ保護方式の改良に関するもの
である。
ＣＰＵに異常が発生した場合に、メモリに対して誤った
アクセスが行われてデータが破壊されることを防止する
データ保護方法が望まれている。
アクセスが行われてデータが破壊されることを防止する
データ保護方法が望まれている。
第３図において、１はＣＰＵ、２はデコーダで、ＣＰＵ
１からのアクセス信号により、レジスタ３に対してアク
セス信号“１”、メモリ４に対してアクセス信号″ｌ”
を送る機能を有する。３はレジスタで、常態ではメモリ
保護信号“０”がでており、デコーダ２からのアクセス
信号により信号“ｌ”を発生して保護を解除する機能を
有する。
１からのアクセス信号により、レジスタ３に対してアク
セス信号“１”、メモリ４に対してアクセス信号″ｌ”
を送る機能を有する。３はレジスタで、常態ではメモリ
保護信号“０”がでており、デコーダ２からのアクセス
信号により信号“ｌ”を発生して保護を解除する機能を
有する。
４はメモリで、保護すべきデータを含むデータが記憶さ
れている。５はＡＮＤ回路を示す。
れている。５はＡＮＤ回路を示す。
従ってＣＰＵＩからメモリ４をアクセスするには、レジ
スタ３のアクセスとメモリ４へのアクセスとの２回のア
クセスによって行われる。即ち、１回目のアクセスで目
的とするメモリ４に対する保護を解除し、２回目でメモ
リ４がアクセスできるようにしている。若し１゛回目の
アクセス信号が異常であれば保護が解除されないので、
メモリ４のデータは保護される。
スタ３のアクセスとメモリ４へのアクセスとの２回のア
クセスによって行われる。即ち、１回目のアクセスで目
的とするメモリ４に対する保護を解除し、２回目でメモ
リ４がアクセスできるようにしている。若し１゛回目の
アクセス信号が異常であれば保護が解除されないので、
メモリ４のデータは保護される。
上記従来方法によれば、ＣＰＵＩからのアクセス信号が
メモリの記［６Ｕ域に対してランダムに発せられる場合
の保３！！ ６１１率は良好であるが、一定方向に順次
規則的にアクセスされる場合には、保護確率は例えば５
０％となって低い確率になってしまうという問題点があ
る。暴走等による誤ったアクセスの発生は後者の場合が
多いので、保護確率を高める方法が要望されている。
メモリの記［６Ｕ域に対してランダムに発せられる場合
の保３！！ ６１１率は良好であるが、一定方向に順次
規則的にアクセスされる場合には、保護確率は例えば５
０％となって低い確率になってしまうという問題点があ
る。暴走等による誤ったアクセスの発生は後者の場合が
多いので、保護確率を高める方法が要望されている。
本発明は、メモリ内の保護を必要とするデータの記憶領
域の前後にトラップ領域を設け、誤ったアクセス信号に
よりトラップ領域がアクセスされた際にこのアクセス信
号を検出する検出手段を備える記憶データ保護方式であ
り、かくすることにより上記問題点を解決することがで
きる。
域の前後にトラップ領域を設け、誤ったアクセス信号に
よりトラップ領域がアクセスされた際にこのアクセス信
号を検出する検出手段を備える記憶データ保護方式であ
り、かくすることにより上記問題点を解決することがで
きる。
本発明によれば、１回目のアクセス信号によってメモリ
４の保護を解除して、２回目のアクセス信号によってメ
モリ４のアクセスを行う従来方法に代えて、第２図に示
すように、保護したいデータの記憶領域の前後に、異常
を検出する為のトラップ領域す、ｄを設けて、この領域
にアクセスされた時にこれを検出手段によって検出して
ＣＰＵ１に対してリセット信号、或いは割り込み信号を
発して、異常動作を停止せしめることができ、従ってデ
ータは保護される。
４の保護を解除して、２回目のアクセス信号によってメ
モリ４のアクセスを行う従来方法に代えて、第２図に示
すように、保護したいデータの記憶領域の前後に、異常
を検出する為のトラップ領域す、ｄを設けて、この領域
にアクセスされた時にこれを検出手段によって検出して
ＣＰＵ１に対してリセット信号、或いは割り込み信号を
発して、異常動作を停止せしめることができ、従ってデ
ータは保護される。
以下、本発明の一実施例を第１図及び第２図を参照して
説明する。第１図は本発明による実施例を示すブロック
図、第２図は第１図の説明図である。全図を通じて同一
符号は同一対象物を示す。
説明する。第１図は本発明による実施例を示すブロック
図、第２図は第１図の説明図である。全図を通じて同一
符号は同一対象物を示す。
第１図において、６はデコーダで、ｃｐｕｉから送られ
るアクセス信号を、第２図に示すメモリ４ａの各領域ａ
％ ｅに対するアクセス信号ａ０〜ｅ０として出力す
る機能を有する。７はフリップフロップ（以下ＦＦとい
う）で、ＣＰＵ １からの異常アクセス信号が後述のト
ラップ領域す、ｄをアクセスした時にこれを検出して検
出信号を出力する機能を有する。８はＯＲ回路を示す。
るアクセス信号を、第２図に示すメモリ４ａの各領域ａ
％ ｅに対するアクセス信号ａ０〜ｅ０として出力す
る機能を有する。７はフリップフロップ（以下ＦＦとい
う）で、ＣＰＵ １からの異常アクセス信号が後述のト
ラップ領域す、ｄをアクセスした時にこれを検出して検
出信号を出力する機能を有する。８はＯＲ回路を示す。
また第２図のメモリ４ａ内の記憶領域において、ａ、ｃ
、ｅはデータ領域で、データ領域Ｃは保護したいデータ
が記憶されている領域である。トラップ領域す、ｄは、
異常アクセス信号を検出する為の領域でＦＦ７に対応し
ており、正常動作の場合はこの領域にはアクセスされな
いようになっている。
、ｅはデータ領域で、データ領域Ｃは保護したいデータ
が記憶されている領域である。トラップ領域す、ｄは、
異常アクセス信号を検出する為の領域でＦＦ７に対応し
ており、正常動作の場合はこの領域にはアクセスされな
いようになっている。
このような構成及び機能を有するので、例えばＣＰＵＩ
が暴走して連続的に誤ったアクセスを始めた場合には、
第２図の矢印Ａ方向、或いはＢ方向の何れからでも保護
したいデータ領域Ｃに至る前にトラップ領域す、ｄに掛
かる。即ち、第１図でアクセス信号ｂｏ、ｄｏの何れか
が、ＯＲ回路８を経由してＦＦ７に誤ったアクセス信号
が入ると、ＦＦ７よりＣＰＵＩに対してリセット信号（
或いは割り込み信号）が送られて、ＣＰＵＩの異常動作
が止められる。また同時にＣＰＵ１が異常であることの
検出にもなっている。
が暴走して連続的に誤ったアクセスを始めた場合には、
第２図の矢印Ａ方向、或いはＢ方向の何れからでも保護
したいデータ領域Ｃに至る前にトラップ領域す、ｄに掛
かる。即ち、第１図でアクセス信号ｂｏ、ｄｏの何れか
が、ＯＲ回路８を経由してＦＦ７に誤ったアクセス信号
が入ると、ＦＦ７よりＣＰＵＩに対してリセット信号（
或いは割り込み信号）が送られて、ＣＰＵＩの異常動作
が止められる。また同時にＣＰＵ１が異常であることの
検出にもなっている。
このようにしてＣＰＵＩの異常動作がメモリ４内のアド
レスを順次インクリメント またはデクリメントしなが
らアクセスする場合に対して、高い確率で保護すること
ができる。また保護したい領域Ｃが小さい程有効である
。
レスを順次インクリメント またはデクリメントしなが
らアクセスする場合に対して、高い確率で保護すること
ができる。また保護したい領域Ｃが小さい程有効である
。
・また本発明による保護方式と他の保護方式９例えば従
来例で説明した方式とを併用することにより、保護効果
を一層高めることができる。
来例で説明した方式とを併用することにより、保護効果
を一層高めることができる。
以上説明したように本発明によれば、簡単な回路で高い
確率の保護が可能になるという効果がある。
確率の保護が可能になるという効果がある。
【図面の簡単な説明】
第１図は本発明による実施例を示すブロック図、第２図
は第１図の説明図、 第３図は従来方法を示すブロック図である。 図において、ｌはＣＰＵ、２．６はデコーダ、３はレジ
スタ、４はメモリ、５はＡＮＤ回路、７はＦＦ、８はＯ
Ｒ回路、ａ、ｃ、ｅはデータ領域、ｂ、ｄはトラップ領
域を示す。
は第１図の説明図、 第３図は従来方法を示すブロック図である。 図において、ｌはＣＰＵ、２．６はデコーダ、３はレジ
スタ、４はメモリ、５はＡＮＤ回路、７はＦＦ、８はＯ
Ｒ回路、ａ、ｃ、ｅはデータ領域、ｂ、ｄはトラップ領
域を示す。
Claims (1)
- 中央処理装置の異常動作により誤ったアクセスが発生し
た際にメモリ内に記憶されているデータを保護する保護
方式であって、前記メモリ内の保護を必要とするデータ
の記憶領域の前後にトラップ領域を設け、該トラップ領
域がアクセスされたことを検出して中央処理装置の後続
するアクセスを禁止することを特徴とする記憶データ保
護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033223A JPS61216059A (ja) | 1985-02-21 | 1985-02-21 | 記憶デ−タ保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033223A JPS61216059A (ja) | 1985-02-21 | 1985-02-21 | 記憶デ−タ保護方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216059A true JPS61216059A (ja) | 1986-09-25 |
| JPH0340413B2 JPH0340413B2 (ja) | 1991-06-18 |
Family
ID=12380447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60033223A Granted JPS61216059A (ja) | 1985-02-21 | 1985-02-21 | 記憶デ−タ保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216059A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370652U (ja) * | 1989-11-13 | 1991-07-16 | ||
| WO2004001610A1 (ja) * | 2002-06-25 | 2003-12-31 | Sony Corporation | 情報記憶装置、およびメモリアクセス制御方法、並びにコンピュータ・プログラム |
-
1985
- 1985-02-21 JP JP60033223A patent/JPS61216059A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370652U (ja) * | 1989-11-13 | 1991-07-16 | ||
| WO2004001610A1 (ja) * | 2002-06-25 | 2003-12-31 | Sony Corporation | 情報記憶装置、およびメモリアクセス制御方法、並びにコンピュータ・プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0340413B2 (ja) | 1991-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |