JPH0340413B2 - - Google Patents
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- Publication number
- JPH0340413B2 JPH0340413B2 JP60033223A JP3322385A JPH0340413B2 JP H0340413 B2 JPH0340413 B2 JP H0340413B2 JP 60033223 A JP60033223 A JP 60033223A JP 3322385 A JP3322385 A JP 3322385A JP H0340413 B2 JPH0340413 B2 JP H0340413B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- protection
- data
- access
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 11
- 230000002159 abnormal effect Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理装置（以下CPUという）
が暴走等の異常動作をした時にメモリに記憶され
ているデータを保護する保護方式に係り、特に保
護確率の高い保護を行うことができる記憶データ
保護方式の改良に関するものである。
が暴走等の異常動作をした時にメモリに記憶され
ているデータを保護する保護方式に係り、特に保
護確率の高い保護を行うことができる記憶データ
保護方式の改良に関するものである。
CPUに異常が発生した場合に、メモリに対し
て誤つたアクセスが行われてデータが破壊される
ことを防止するデータ保護方法が望まれている。
て誤つたアクセスが行われてデータが破壊される
ことを防止するデータ保護方法が望まれている。
第３図において、１はCPU、２はデコーダで、
CPU１からのアクセス信号により、レジスタ３
に対してアクセス信号“１”、メモリ４に対して
アクセス信号“１”を送る機能を有する。３はレ
ジスタで、常態ではメモリ保護信号“０”がでて
おり、デゴーダ２からのアクセス信号により信号
“１”を発生して保護を解除する機能を有する。
４はメモリで、保護すべきデータを含むデータが
記憶されている。５はAND回路を示す。
CPU１からのアクセス信号により、レジスタ３
に対してアクセス信号“１”、メモリ４に対して
アクセス信号“１”を送る機能を有する。３はレ
ジスタで、常態ではメモリ保護信号“０”がでて
おり、デゴーダ２からのアクセス信号により信号
“１”を発生して保護を解除する機能を有する。
４はメモリで、保護すべきデータを含むデータが
記憶されている。５はAND回路を示す。
従つてCPU１からメモリ４をアクセスするに
は、レジスタ３のアクセスとメモリ４へのアクセ
スとの２回のアクセスによつて行われる。即ち、
１回目のアクセスで目的とするメモリ４に対する
保護を解除し、２回目でメモリ４がアクセスでき
るようにしている。若し１回目のアクセス信号が
異常であれば保護が解除されないので、メモリ４
のデータは保護される。
は、レジスタ３のアクセスとメモリ４へのアクセ
スとの２回のアクセスによつて行われる。即ち、
１回目のアクセスで目的とするメモリ４に対する
保護を解除し、２回目でメモリ４がアクセスでき
るようにしている。若し１回目のアクセス信号が
異常であれば保護が解除されないので、メモリ４
のデータは保護される。
上記従来方法によれば、CPU１からのアクセ
ス信号がメモリの記憶領域に対してランダムに発
せられる場合の保護確率は良好であるが、一定方
向に順次規則的にアクセスされる場合には、保護
確率は例えば50％となつて低い確率になつてしま
うという問題点がある。暴走等による誤つたアク
セスの発生は後者の場合が多いので、保護確率を
高める方法が要望される。
ス信号がメモリの記憶領域に対してランダムに発
せられる場合の保護確率は良好であるが、一定方
向に順次規則的にアクセスされる場合には、保護
確率は例えば50％となつて低い確率になつてしま
うという問題点がある。暴走等による誤つたアク
セスの発生は後者の場合が多いので、保護確率を
高める方法が要望される。
本発明は、メモリ内の保護を必要とするデータ
の記憶領域の前後にトラツプ領域を設け、誤つた
アクセス信号によりトラツプ領域がアクセスされ
た際にこのアクセス信号を検出する検出手段を備
える記憶データ保護方式であり、かくすることに
より上記問題点を解決することができる。
の記憶領域の前後にトラツプ領域を設け、誤つた
アクセス信号によりトラツプ領域がアクセスされ
た際にこのアクセス信号を検出する検出手段を備
える記憶データ保護方式であり、かくすることに
より上記問題点を解決することができる。
〔作用〕
本発明によれば、１回目のアクセス信号によつ
てメモリ４の保護を解除して、２回目のアクセス
信号によつてメモリ４のアクセスを行う従来方法
に代えて、第２図に示すように、保護したいデー
タの記憶領域の前後に、異常を検出する為のトラ
ツプ領域ｂ，ｄを設けて、この領域にアクセスさ
れた時にこれを検出手段によつて検出してCPU
１に対してリセツト信号、或いは割り込み信号を
発して、異常動作を停止せしめることができ、従
つてデータは保護される。
てメモリ４の保護を解除して、２回目のアクセス
信号によつてメモリ４のアクセスを行う従来方法
に代えて、第２図に示すように、保護したいデー
タの記憶領域の前後に、異常を検出する為のトラ
ツプ領域ｂ，ｄを設けて、この領域にアクセスさ
れた時にこれを検出手段によつて検出してCPU
１に対してリセツト信号、或いは割り込み信号を
発して、異常動作を停止せしめることができ、従
つてデータは保護される。
以下、本発明の一実施例を第１図及び第２図を
参照して説明する。第１図は本発明による実施例
を示すブロツク図、第２図は第１図の説明図であ
る。全図を通じて同一符号は同一対象物を示す。
参照して説明する。第１図は本発明による実施例
を示すブロツク図、第２図は第１図の説明図であ
る。全図を通じて同一符号は同一対象物を示す。
第１図において、６はデコーダで、CPU１か
ら送られるアクセス信号を、第２図に示すメモリ
４ａの各領域ａ〜ｅに対するアクセス信号a0〜e0
として出力する機能を有する。７はフリツプフロ
ツプ（以下FFという）で、CPU１からの異常ア
クセス信号が後述のトラツプ領域ｂ，ｄをアクセ
スした時にこれを検出して検出信号を出力する機
能を有する。８はOR回路を示す。
ら送られるアクセス信号を、第２図に示すメモリ
４ａの各領域ａ〜ｅに対するアクセス信号a0〜e0
として出力する機能を有する。７はフリツプフロ
ツプ（以下FFという）で、CPU１からの異常ア
クセス信号が後述のトラツプ領域ｂ，ｄをアクセ
スした時にこれを検出して検出信号を出力する機
能を有する。８はOR回路を示す。
また第２図のメモリ４ａ内の記憶領域におい
て、ａ，ｃ，ｅはデータ領域で、データ領域ｃは
保護したいデータが記憶されている領域である。
トラツプ領域ｂ，ｄは、異常アクセス信号を検出
する為の領域でFF７に対応しており、正常動作
の場合はこの領域にはアクセスされないようにな
つている。
て、ａ，ｃ，ｅはデータ領域で、データ領域ｃは
保護したいデータが記憶されている領域である。
トラツプ領域ｂ，ｄは、異常アクセス信号を検出
する為の領域でFF７に対応しており、正常動作
の場合はこの領域にはアクセスされないようにな
つている。
このような構成及び機能を有するので、例えば
CPU１が暴走して連続的に誤つたアクセスを始
めた場合には、第２図の矢印Ａ方向、或いはＢ方
向の何れからでも保護したいデータ領域ｃに至る
前にトラツプ領域ｂ，ｄに掛かる。即ち、第１図
でアクセス信号b0，d0の何れかが、OR回路８を
経由してFF７に誤つたアクセス信号が入ると、
FF７よりCPU１に対してリセツト信号（或いは
割り込み信号）が送られて、CPU１の異常動作
が止められる。また同時にCPU１が異常である
ことの検出にもなつている。
CPU１が暴走して連続的に誤つたアクセスを始
めた場合には、第２図の矢印Ａ方向、或いはＢ方
向の何れからでも保護したいデータ領域ｃに至る
前にトラツプ領域ｂ，ｄに掛かる。即ち、第１図
でアクセス信号b0，d0の何れかが、OR回路８を
経由してFF７に誤つたアクセス信号が入ると、
FF７よりCPU１に対してリセツト信号（或いは
割り込み信号）が送られて、CPU１の異常動作
が止められる。また同時にCPU１が異常である
ことの検出にもなつている。
このようにしてCPU１の異常動作がメモリ４
内のアドレスを順次インクリメント、またはデク
リメントしながらアクセスする場合に対して、高
い確率で保護することができる。また保護したい
領域ｃが小さい程有効である。
内のアドレスを順次インクリメント、またはデク
リメントしながらアクセスする場合に対して、高
い確率で保護することができる。また保護したい
領域ｃが小さい程有効である。
また本発明による保護方式と他の保護方式、例
えば従来例で説明した方式とを併用することによ
り、保護効果を一層高めることができる。
えば従来例で説明した方式とを併用することによ
り、保護効果を一層高めることができる。
以上説明したように本発明によれば、簡単な回
路で高い確率の保護が可能になるという効果があ
る。
路で高い確率の保護が可能になるという効果があ
る。
第１図は本発明による実施例を示すブロツク
図、第２図は第１図の説明図、第３図は従来方法
を示すブロツク図である。 図において、１はCPU、２，６はデコーダ、
３はレジスタ、４はメモリ、５はAND回路、７
はFF、８はOR回路、ａ，ｃ，ｅはデータ領域、
ｂ，ｄはトラツプ領域を示す。
図、第２図は第１図の説明図、第３図は従来方法
を示すブロツク図である。 図において、１はCPU、２，６はデコーダ、
３はレジスタ、４はメモリ、５はAND回路、７
はFF、８はOR回路、ａ，ｃ，ｅはデータ領域、
ｂ，ｄはトラツプ領域を示す。
Claims (1)
- １ 中央処理装置の異常動作により誤つたアクセ
スが発生した際にメモリ内に記憶されているデー
タを保護する保護方式であつて、前記メモリ内の
保護を必要とするデータの記憶領域の前後にトラ
ツプ領域を設け、該トラツプ領域がアクセスされ
たことを検出して中央処理装置の後続するアクセ
スを禁止することを特徴とする記憶データ保護方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033223A JPS61216059A (ja) | 1985-02-21 | 1985-02-21 | 記憶デ−タ保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033223A JPS61216059A (ja) | 1985-02-21 | 1985-02-21 | 記憶デ−タ保護方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216059A JPS61216059A (ja) | 1986-09-25 |
| JPH0340413B2 true JPH0340413B2 (ja) | 1991-06-18 |
Family
ID=12380447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60033223A Granted JPS61216059A (ja) | 1985-02-21 | 1985-02-21 | 記憶デ−タ保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216059A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370652U (ja) * | 1989-11-13 | 1991-07-16 | ||
| JP3979194B2 (ja) * | 2002-06-25 | 2007-09-19 | ソニー株式会社 | 情報記憶装置、およびメモリアクセス制御方法、並びにコンピュータ・プログラム |
-
1985
- 1985-02-21 JP JP60033223A patent/JPS61216059A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61216059A (ja) | 1986-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |