JPS621037A - メモリ未定義領域アクセス検出方式 - Google Patents
メモリ未定義領域アクセス検出方式Info
- Publication number
- JPS621037A JPS621037A JP60122007A JP12200785A JPS621037A JP S621037 A JPS621037 A JP S621037A JP 60122007 A JP60122007 A JP 60122007A JP 12200785 A JP12200785 A JP 12200785A JP S621037 A JPS621037 A JP S621037A
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- JP
- Japan
- Prior art keywords
- memory
- rom
- area
- undefined
- processor
- Prior art date
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- Pending
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
プログラムを格納したメモリの未定義領域（未使用領域
）がアクセスされた時、このメモリのパリティチェック
用ビットを格納したメモリにお′ける、前記未定義領域
に対応するアドレスの範囲内にあるパリティビットを予
め破壊しておくことにより、プロセンサが前記未定義領
域をアクセスした際にマスクされない割込み（以後ＮＭ
ｉと略す）を通知する。
）がアクセスされた時、このメモリのパリティチェック
用ビットを格納したメモリにお′ける、前記未定義領域
に対応するアドレスの範囲内にあるパリティビットを予
め破壊しておくことにより、プロセンサが前記未定義領
域をアクセスした際にマスクされない割込み（以後ＮＭ
ｉと略す）を通知する。
本発明はメモリに格納されたプログラムを読出して動作
するデータ処理装置に係り、特に制御用のプロセッサが
該メモリの未定義領域をアクセスした場合、該プロセッ
サにＮＭｉを通知するメモリ未定義領域アクセス検出方
式に関する。
するデータ処理装置に係り、特に制御用のプロセッサが
該メモリの未定義領域をアクセスした場合、該プロセッ
サにＮＭｉを通知するメモリ未定義領域アクセス検出方
式に関する。
半導体技術の発展に伴い、プロセッサを使用し、このプ
ロセッサの動作を指示するプログラムをＲＯＭに格納し
た制御装置が多く用いられるようになってきた。この制
御装置の中には信頼性を高めるために、プログラムを格
納したＲＯＭとは別個にパリティチェック用ビットを供
給するＲＯＭを設けたものがある。
ロセッサの動作を指示するプログラムをＲＯＭに格納し
た制御装置が多く用いられるようになってきた。この制
御装置の中には信頼性を高めるために、プログラムを格
納したＲＯＭとは別個にパリティチェック用ビットを供
給するＲＯＭを設けたものがある。
しかし、折角信頼性を高めるためにパリティチェック用
ビットを供給するＲＯＭを設けても、プログラムを格納
したＲＯＭの未定義領域をプロセッサがアクセスした場
合、プログラムやデータを破壊することがあり、この未
定義領域をアクセスした場合プロセッサを停止させるこ
とが必要である。
ビットを供給するＲＯＭを設けても、プログラムを格納
したＲＯＭの未定義領域をプロセッサがアクセスした場
合、プログラムやデータを破壊することがあり、この未
定義領域をアクセスした場合プロセッサを停止させるこ
とが必要である。
第２図は従来のＲＯＭパリティチェックを説明する図で
ある。
ある。
プロセッサ４はＲＯＭＩをアクセスし、ＲＯＭ１に格納
されたプログラムを読出して動作する。
されたプログラムを読出して動作する。
この時プロセッサ４はＲＯＭＩに対応するアドレスでＲ
ＯＭ２も同時にアクセスし、パリティビットを続出す。
ＯＭ２も同時にアクセスし、パリティビットを続出す。
ＲＯＭＩから読出されたプログラム、例えば８ビツトと
ＲＯＭ２から続出された例えば１ビツトのパリティビッ
トとは、パリティチェック回路３においてチェックされ
、エラーが検出されるとプロセッサ４にＮＭｉが通知さ
れる。
ＲＯＭ２から続出された例えば１ビツトのパリティビッ
トとは、パリティチェック回路３においてチェックされ
、エラーが検出されるとプロセッサ４にＮＭｉが通知さ
れる。
上記の如く、従来はＲＯＭＩから読出されたプログラム
に、ＲＯＭ２から読出されたパリティビットを付加する
ことで、信頼性を向上させているが、プロセッサ４が誤
ってＲＯＭＩの未定義領域をアクセスし実行した場合、
プログラムが停止せずＲＡ Ｍ Ｑ域をアクセスしてプ
ログラムやデータを破壊することがあるという問題があ
る。
に、ＲＯＭ２から読出されたパリティビットを付加する
ことで、信頼性を向上させているが、プロセッサ４が誤
ってＲＯＭＩの未定義領域をアクセスし実行した場合、
プログラムが停止せずＲＡ Ｍ Ｑ域をアクセスしてプ
ログラムやデータを破壊することがあるという問題があ
る。
本発明はこのような問題点に鑑み、ＲＯＭ２はパリティ
ビットを格納しているため、このパリティビットをＲＯ
ＭＩの未定義領域に対応する領域だけ、予め破壊してお
くことで、プロセッサ４がＲＯＭＩの未定義領域をアク
セスしたら、パリティエラーを発生させるようにしたも
のである。
ビットを格納しているため、このパリティビットをＲＯ
ＭＩの未定義領域に対応する領域だけ、予め破壊してお
くことで、プロセッサ４がＲＯＭＩの未定義領域をアク
セスしたら、パリティエラーを発生させるようにしたも
のである。
第１図は本発明の一実施例を説明する図である。
第１図（ａ）は第２図のＲＯＭＩの内容の一例を示し、
第１図（ｂ）は第２図のＲＯＭ２の内容の一例を示す。
第１図（ｂ）は第２図のＲＯＭ２の内容の一例を示す。
ＲＯＭＩはプログラム領域６とデータ領域７とを持ち、
未定義領域８と９があるものとする。
未定義領域８と９があるものとする。
ＲＯＭ２はパリティビット５を設け、斜線で示すＲＯＭ
１の未定義領域８と９に対応するアドレス範囲のパリ
ティビットは予め破壊されている。
１の未定義領域８と９に対応するアドレス範囲のパリ
ティビットは予め破壊されている。
従ってプロセッサ４がＲＯＭＩの未定義領域をアクセス
した時、ＲＯＭ２の破壊されたパリティビットが読出さ
れ、パリティチェック回路３からＮＭｉが送出される構
成とする。
した時、ＲＯＭ２の破壊されたパリティビットが読出さ
れ、パリティチェック回路３からＮＭｉが送出される構
成とする。
上記構成とすることで、ハードウェアを増゛すことなく
、プロセッサ４がＲＯＭＩの未定義領域のアドレスを送
出した時、ＲＯＭ２の対応するアドレスから読出された
破壊済みのパリティビットにより、パリティチェック回
路３がプロセッサ４にＮＭｉを送出することが出来る。
、プロセッサ４がＲＯＭＩの未定義領域のアドレスを送
出した時、ＲＯＭ２の対応するアドレスから読出された
破壊済みのパリティビットにより、パリティチェック回
路３がプロセッサ４にＮＭｉを送出することが出来る。
第１図において、ＲＯＭＩが例えば第１図（ａｌに示す
如く、プログラム領域６とデータ領域７を持ち、未定義
領域８と９があるものとする。この場合、ＲＯＭ２にお
いては第１図（ｂｌに示す如く、ＲＯＭＩの未定義領域
８と９に対応するＲＯＭ２のアドレス領域、即ちパリテ
ィビット５の斜線で示すの部分のパリティビットを予め
破壊しておく。
如く、プログラム領域６とデータ領域７を持ち、未定義
領域８と９があるものとする。この場合、ＲＯＭ２にお
いては第１図（ｂｌに示す如く、ＲＯＭＩの未定義領域
８と９に対応するＲＯＭ２のアドレス領域、即ちパリテ
ィビット５の斜線で示すの部分のパリティビットを予め
破壊しておく。
尚、これらのＲＯＭを用いたデータ処理装置の構成は第
２図と同様と考えて良い。
２図と同様と考えて良い。
第２図のプロセッサ４はＲＯＭＩのプログラム又はデー
タを読出すため、ＲＯＭＩのプログラム領域６又はデー
タ領域７をアクセスする。このプログラム領域６又はデ
ータ領域７をアクセスするため送出するアドレスは同時
にＲＯＭ２にも送出され、正常なパリティビット５が読
出されて、パリティチェック回路３によりチェックされ
、異常があればプロセッサ４にＮＭｉが報告される。
タを読出すため、ＲＯＭＩのプログラム領域６又はデー
タ領域７をアクセスする。このプログラム領域６又はデ
ータ領域７をアクセスするため送出するアドレスは同時
にＲＯＭ２にも送出され、正常なパリティビット５が読
出されて、パリティチェック回路３によりチェックされ
、異常があればプロセッサ４にＮＭｉが報告される。
プロセンサ４の送出するアドレスが雑音等により誤って
ＲＯＭＩの未定義領域８又は９を指示した時、このアド
レスに対応するＲＯＭ２のアドレスの破壊されたパリテ
ィビット５が読出されるため、パリティチェック回路３
はプロセッサ４にＮＭｉを送出する。
ＲＯＭＩの未定義領域８又は９を指示した時、このアド
レスに対応するＲＯＭ２のアドレスの破壊されたパリテ
ィビット５が読出されるため、パリティチェック回路３
はプロセッサ４にＮＭｉを送出する。
この場合、パリティチェック回路３の送出するＮＭｉは
、プログラムの未定義領域アクセスによるものか、正常
なプログラム又はデータの読出し中のエラー発生による
ものか区別できないが、パリティエラーが発生したアド
レスが判る手段を持つデータ処理装置では、プロセッサ
４のＮＭｉルーチンによるロギングアドレス等の情報か
ら判断することが出来る。
、プログラムの未定義領域アクセスによるものか、正常
なプログラム又はデータの読出し中のエラー発生による
ものか区別できないが、パリティエラーが発生したアド
レスが判る手段を持つデータ処理装置では、プロセッサ
４のＮＭｉルーチンによるロギングアドレス等の情報か
ら判断することが出来る。
以上説明した如く、本発明はプログラムを格納したメモ
リ未定義領域をプロセッサが誤ってアクセスした場合、
パリティチェック回路がＮＭｉをプロセッサに送出して
異常を通知することが出来る。
リ未定義領域をプロセッサが誤ってアクセスした場合、
パリティチェック回路がＮＭｉをプロセッサに送出して
異常を通知することが出来る。
第１図は本発明の一実施例を説明する図、第２図は従来
のＲＯＭパリティチェックを説明する図である。 図において、 １．２はＲＯＭ、 ３はパリティチェ、り回路、４は
プロセッサである。
のＲＯＭパリティチェックを説明する図である。 図において、 １．２はＲＯＭ、 ３はパリティチェ、り回路、４は
プロセッサである。
Claims (1)
- 【特許請求の範囲】 プログラムを格納した第１のメモリ（１）と、該第１の
メモリ（１）のパリティチェック用ビットを格納した第
２のメモリ（２）とを持つデータ処理装置において、 前記第１のメモリ（１）の未定義領域に対応する前記第
２のメモリ（２）のアドレス範囲内のパリティビットを
破壊しておくことを特徴とするメモリ未定義領域アクセ
ス検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122007A JPS621037A (ja) | 1985-06-05 | 1985-06-05 | メモリ未定義領域アクセス検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122007A JPS621037A (ja) | 1985-06-05 | 1985-06-05 | メモリ未定義領域アクセス検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS621037A true JPS621037A (ja) | 1987-01-07 |
Family
ID=14825255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60122007A Pending JPS621037A (ja) | 1985-06-05 | 1985-06-05 | メモリ未定義領域アクセス検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621037A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141832A (ja) * | 1988-11-24 | 1990-05-31 | Fujitsu Ltd | マイクロプロセッサ制御方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348637A (en) * | 1976-10-15 | 1978-05-02 | Sanyo Electric Co Ltd | Error detection method for program |
| JPS56143057A (en) * | 1980-04-09 | 1981-11-07 | Nec Corp | Failure state detecting system for program instruction |
-
1985
- 1985-06-05 JP JP60122007A patent/JPS621037A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348637A (en) * | 1976-10-15 | 1978-05-02 | Sanyo Electric Co Ltd | Error detection method for program |
| JPS56143057A (en) * | 1980-04-09 | 1981-11-07 | Nec Corp | Failure state detecting system for program instruction |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141832A (ja) * | 1988-11-24 | 1990-05-31 | Fujitsu Ltd | マイクロプロセッサ制御方式 |
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