JPS6336532B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、実時間主記憶部検査装置、特に、コ
ンピユータの動作中にその命令の格納されている
主記憶部を検査するための実時間主記憶部検査装
置に関する。

〔共通的技術〕

一般に、命令が格納された主記憶部から命令を
読み出して、解読、実行をくり返す逐次処理型の
デジタルコンピユータにおいて、主記憶部に格納
されている命令コードが、外乱雑音等の何らかの
原因により破壊された場合、前記コンピユータは
暴走し、場合によつては、極めて危険な結果を招
く恐れがあるため、何らかの保護手段を備える必
要が生じる。

〔従来技術〕

従来の逐次処理型のデイジタルコンピユータで
は、ハードタイマを、一定時間間隔でリセツトす
るタスクを実行させ、そのタクスが実行されない
ことにより暴走を検出するウオツチドツク方式
や、検査用コンピユータシステムを、主たるコン
ピユータシステムと別に設け、両コンピユータ間
を通信回線により結合して、検査用コンピユータ
が、主たるコンピユータを、前記通信回線により
監視する方式等が実施されている。

しかるに、これらの方式は、いずれも命令が格
納されている主記憶部を直接検査する方式ではな
く、前記主たるコンピユータの暴走を検出しよう
とするもので、暴走の原因を事前に検出し、保護
するものではない。

さらに、これらの検査方式は、前記コンピユー
タの、命令実行時間の一部を割愛して検査を実施
するため、コンピユータの利用率が低下するとと
もに、より高速処理を必要とするシステムにおい
ては、不利な検査方式であるという問題が生じて
いる。

また、前記主記憶部内に、特定の領域を設け、
例えば、パリテイビツトなどを設ける方式も実施
されているが、前記主記憶部内に、冗長な領域を
設けるため、主記憶部の利用率が低下すると共
に、経済性の面から不利になるという問題が生じ
ている。

すなわち、従来の主記憶部を検査する方式で
は、暴走を防止できず、信頼性が低いという欠点
があつた。

〔発明の目的〕

本発明の目的は、コンピユータの暴走を防止
し、信頼性を向上できる実時間主記憶部検査を提
供することにある。

〔発明の構成〕

本発明の実時間主記憶部検査装置は命令の読み
出し、解読、実行を１サイクルとする逐次処理型
デジタル式の主コンピユータと前記命令の格納さ
れている主記憶部とが互いにバスを介して接続さ
れているコンピユータシステムに対する前記バス
に接続された実時間主記憶部検査装置において、
前記主コンピユータの命令解読時間を検出するバ
スモニタ部と、前記バスモニタ部により検出され
た前記命令解読時間に前記バスを占有し前記主コ
ンピユータと独立に前記主記憶部より内容をデー
タとして読み出すコントロール部と、読み出され
たデータが一時的に蓄積される検査記憶部と、蓄
積された前記検査記憶部の内容と予め貯えられた
主記憶部の内容とが同一のデータであるとの一致
を確認する検査CPU部とを含んで構成される。

〔実施例の説明〕

次に、本発明の実施例について、図面を参照し
て詳細に説明する。

第１図は本発明の一実施例を含むブロツク図で
あり、第２図は第１図に示す実施例におけるタイ
ミングを示すタイミング図である。

主記憶部１は命令を格納するもので、主CPU
２はこの命令を実行する逐次処理型の主中央処理
装置である。

データ信号３１と主記憶部１内の特定のアドレ
スを指定するアドレス信号３２および主CPU２
の動作状態を表わすステータス信号３３を転送す
るバス３を介して接続された主コンピユータシス
テム１３は、バズ３により更に実時間主記憶部検
査装置４と接続されている。

この実時間主記憶部検査装置４は、バスモニタ
部５とコントロール部６と、検査CPU部７と、
検査記憶部１２とを含んでいる。バスモニタ部５
は、前記バス３のステータス信号３３をデコード
し、前記主CPU２の命令解読時間の開始と終了
を検出し、前記主CPU２が命令解読中であるこ
とをコントロール部６および検査CPU部７へ、
動作信号８および動作信号９により知らせる。コ
ントロール部６はバスモニタ部５からの動作信号
８により前記主CPU２が主記憶部１内の命令を
解読中であることを知ると前記主記憶部１の検査
対象部分を示すアドレス信号３２を送出しそのア
ドレスに対応する主記憶部１の内容をデータとし
てデータ信号３１により読み込み、検査記憶部１
２に一時的に蓄積すると共に動作信号１０によ
り、検査CPU部７に対して、前述の蓄積作業が
終了したことを報告する。検査記憶部１２は前記
コントロール部６により主記憶部１から読み出さ
れたバス３上のデータ信号３１をデータとして蓄
積されるところであり、かつ検査CPU部７によ
りアクセスされ内部バス１１を介して、蓄積され
た前記データを検査CPU部７に対して送出する。
検査CPU部７は前記動作信号１０により必要な
データが前記検査記憶部１２に蓄積されたことを
知ると内部バス１１を介して前記検査記憶部１２
に格納されたデータを読み出し、そのデータと予
め貯えられた主記憶部１の前記アドレスの内容と
同一であるか否かを検査する。この検査結果が同
一であればコントロール部６から次の動作信号１
０が発生されるのを待つて、次の検査対象部分の
検査を実施するのが異常であれば、前記主CPU
２に対してバス３を介して異常の発生を指示する
ステータス信号３３を送出するものである。

次に、主CPU２と実時間主記憶部検査装置４
の動作を第２図にタイミング図を参照して時間関
係を説明する。

第２図に示す動作タイミングTaは第１図にお
ける主CPU２の動作タイムチヤートで時刻t₁，t₂
の間は主CPU２の命令読出時間、時刻t₂，t₃の間
は命令解読時間、時刻t₃，t₄の間は命令の実行時
間であり、バスタイミングTbは実時間主記憶部
検査装置４の動作タイムチヤートで時刻t₅，t₆の
間で、バス３を占有するとともに前記主記憶部１
より検査すべき１個の命令コードを読み出す。

次に、動作について説明する。

検査を開始する前に前記主記憶部１に格納され
ている正しい命令コードすべてを検査記憶部１２
に移す。主CPU２は主記憶部１から時刻t₁からt₂
までの間に命令を読み出し、時刻t₂からt₃の間に
読み出し命令を解読するが、このとき主CPU２
はバス３を解放するので実時間主記憶部検査装置
４は前記バスモニタ部５により検出された動作信
号８で時刻t₅からtFの間に前記バス３を占有し主
記憶部１から１つの命令コードを時刻t₅からt₆の
間に読み込み検査記憶部１２に一時的に蓄積す
る。その後検査CPU部７は占有したバス３を解
放しこの蓄積したデータと予め蓄積した主記憶部
１の同一データ中の同一アドレスのデータを内部
バス１１により読み込み一致するか否かを比較し
一致した場合はコントロール部６からの次の動作
信号１０を待ち不一致の場合は異常の発生を指示
するステータス信号３３を主CPU２へ送出する。

〔発明の効果〕

本発明の実時間主記憶部検査装置は、検査対象
となる主CPUがバスを解放するタイミングをと
らえて、主記憶部の内容を、主CPUの動作中に
検査できるため、主記憶部の内容雑音等による変
化に起因する暴走を未然に防げるので、コンピユ
ータシステムの信頼性を向上できるという大きな
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を含むブロツク図、
第２図は第１図に示す実施例におけるタイミング
を示すタイミング図である。 １…主記憶部、２…主CPU、３…バス、４…
実時間主記憶部検査装置、３１…データ信号、３
２…アドレス信号、３３…ステータス信号、１３
…主コンピユータシステム、５…バスモニタ部、
６…コントロール部、７…検査CPU部、８，９，
１０…動作、１１…内部バス、１２…検査記憶
部、Ta…動作タイミング、Tb…バス占有タイミ
ング、t₁〜t₆…時刻。

Claims (1)

【特許請求の範囲】
1. １ 命令の読み出し、解読、実行を１サイクルと
   する逐次処理型デジタル式の主コンピユータと前
   記命令の格納されている主記憶部とが、互いにバ
   スを介して接続されているコンピユータシステム
   に対する前記バス接続された実時間主記憶部検査
   装置において、前記主コンピユータの命令解読時
   間を検出するバスモニタ部と、前記バスモニタ部
   により検出された前記命令解読時間に前記バスを
   占有し前記主コンピユータと独立に前記主記憶部
   より内容をデータとして読み出すコントロール部
   と、読み出されたデータが一時的に蓄積される検
   査記憶部と、蓄積された前記検査記憶部の内容と
   予め貯えられた主記憶部の内容とが同一のデータ
   であるとの一致を確認する検査CPU部とを含む
   ことを特徴とする実時間主記憶部検査装置。