JPS61196337A - メモリの未使用領域アクセス検出方式 - Google Patents
メモリの未使用領域アクセス検出方式Info
- Publication number
- JPS61196337A JPS61196337A JP60037957A JP3795785A JPS61196337A JP S61196337 A JPS61196337 A JP S61196337A JP 60037957 A JP60037957 A JP 60037957A JP 3795785 A JP3795785 A JP 3795785A JP S61196337 A JPS61196337 A JP S61196337A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- circuit
- memory
- address
- unused area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
プロセッサがプログラムを読出して動作するため、メモ
リをアクセスする場合、メモリの未使用領域を誤って指
示した時、直ちにプロセッサをリセットして初期状態に
戻し、プロセッサの誤動作を防止する。
リをアクセスする場合、メモリの未使用領域を誤って指
示した時、直ちにプロセッサをリセットして初期状態に
戻し、プロセッサの誤動作を防止する。
本発明はプロセッサにより制御される装置に係り、特に
該プロセッサの動作を指示するプログラムが格納されて
いるメモリの未使用領域を、プロセッサが誤ってアクセ
スした場合、直ちにプロセッサをリセットすることが可
能なメモリの未使用領域アクセス検出方式に関する。
該プロセッサの動作を指示するプログラムが格納されて
いるメモリの未使用領域を、プロセッサが誤ってアクセ
スした場合、直ちにプロセッサをリセットすることが可
能なメモリの未使用領域アクセス検出方式に関する。
近年、半導体技術の発展に伴い、プロセッサを用いプロ
グラムを与えて各種機能を発揮させる装置が増加してい
る。この装置の中にはプロセッサの誤動作をプログラム
中に挿入した時間監視機能により検出し、プロセッサを
リセットして初期状態に戻し、再度動作を開始させるも
のがある。
グラムを与えて各種機能を発揮させる装置が増加してい
る。この装置の中にはプロセッサの誤動作をプログラム
中に挿入した時間監視機能により検出し、プロセッサを
リセットして初期状態に戻し、再度動作を開始させるも
のがある。
通常プロセッサは、プログラムの格納されているメモリ
・をアクセスして、プログラムを続出し、その指示に基
づき動作しているが、プロセッサはノイズ等の原因でメ
モリをアクセスする時、アドレスビットが変化し、プロ
グラムの格納されている領域外の未使用のアドレスを指
示してアクセスすることがある。
・をアクセスして、プログラムを続出し、その指示に基
づき動作しているが、プロセッサはノイズ等の原因でメ
モリをアクセスする時、アドレスビットが変化し、プロ
グラムの格納されている領域外の未使用のアドレスを指
示してアクセスすることがある。
この場合未使用のメモリ領域に処理コマンドが記憶され
ていると、プロセッサはこの処理コマンドを実行し、入
出力装置等に誤った指示を与えてしまう可能性がある。
ていると、プロセッサはこの処理コマンドを実行し、入
出力装置等に誤った指示を与えてしまう可能性がある。
このような場合、前記のような時間監視による誤動作検
出では防止出来ないため、簡易な方式で検出して防止し
得ることが必要である。
出では防止出来ないため、簡易な方式で検出して防止し
得ることが必要である。
第２図は従来のプロセッサの誤動作検出回路の一例を示
すブロック図である。
すブロック図である。
プロセッサ１は例えば１６ビツトのアドレスを持つとす
れば、アドレス端子ＡＯ〜ＡＩ５からアドレスを図示せ
ぬメモリに送出して、プログラムを読出す。この読出し
たプログラムの中には、例えば５００ ｍｓ毎にカウン
タ３を指示するアドレスがあり、デコーダ２はこのアド
レスをデコードすると、カウンタ３をリセットする。
れば、アドレス端子ＡＯ〜ＡＩ５からアドレスを図示せ
ぬメモリに送出して、プログラムを読出す。この読出し
たプログラムの中には、例えば５００ ｍｓ毎にカウン
タ３を指示するアドレスがあり、デコーダ２はこのアド
レスをデコードすると、カウンタ３をリセットする。
カウンタ３はクロック発生回路４の出力により計数し、
例えば６００ｍａ毎にプロセッサ１のリセット端子ＲＥ
Ｓにリセット信号、例えば“Ｏ”を送出する。従ってデ
コーダ２がカウンタ３をリセット信号ない場合、即ちプ
ロセッサｌが誤動作してプログラム中にあるカウンタ３
のアドレスをデコーダ２に時間内に送出しなければ、プ
ロセッサｌはカウンタ３の出力によりリセットされ、初
期状態に戻る。
例えば６００ｍａ毎にプロセッサ１のリセット端子ＲＥ
Ｓにリセット信号、例えば“Ｏ”を送出する。従ってデ
コーダ２がカウンタ３をリセット信号ない場合、即ちプ
ロセッサｌが誤動作してプログラム中にあるカウンタ３
のアドレスをデコーダ２に時間内に送出しなければ、プ
ロセッサｌはカウンタ３の出力によりリセットされ、初
期状態に戻る。
上記の如く、従来はプロセッサ１が誤動作して、所定の
プログラムの処理が進まず、一定時間以上処理不能の状
態がｍ続すると、リセットされて初期状態に戻ることが
出来る。
プログラムの処理が進まず、一定時間以上処理不能の状
態がｍ続すると、リセットされて初期状態に戻ることが
出来る。
しかし、プロセッサ１の送出するアドレスが、プログラ
ムを格納しているメモリの未使用領域を指示した場合、
この未使用領域に処理コマンドがあると、前記の如く誤
動作する結果となるが、この誤動作は第２図の誤動作検
出回路では検出されないため、防止することが出来ない
という問題がある。
ムを格納しているメモリの未使用領域を指示した場合、
この未使用領域に処理コマンドがあると、前記の如く誤
動作する結果となるが、この誤動作は第２図の誤動作検
出回路では検出されないため、防止することが出来ない
という問題がある。
本発明は上記の如き欠点に鑑みて創作されたもので、メ
モリの未使用領域をアドレスした場合、直ちにプロセッ
サ１をリセットして、初期状態に戻すことを可能とする
。
モリの未使用領域をアドレスした場合、直ちにプロセッ
サ１をリセットして、初期状態に戻すことを可能とする
。
第１図は本発明の一実施例を示す回路のブロック図であ
る。
る。
第１図は第２図に比較回路５及び６と、排他的論理和回
路７と、ＮＯＴ回路８と、ＡＮＤ回路９を追加したもの
で、比較回路５はメモリの未使用領域のスタートアドレ
スとプロセッサ１の送出するアドレスを比較し０、比較
回路６はメモリの未使用領域のエンドアドレスとプロセ
ッサ１の送出するアドレスを比較する。
路７と、ＮＯＴ回路８と、ＡＮＤ回路９を追加したもの
で、比較回路５はメモリの未使用領域のスタートアドレ
スとプロセッサ１の送出するアドレスを比較し０、比較
回路６はメモリの未使用領域のエンドアドレスとプロセ
ッサ１の送出するアドレスを比較する。
プロセッサ１の送出するアドレスがメモリの未使用領域
を指示している場合、比較回路５と６の出力に基づき、
排他的論理和回路７、ＮＯＴ回路８及びＡＮＤ回路９を
経てプロセッサ１をリセットする構成とする。
を指示している場合、比較回路５と６の出力に基づき、
排他的論理和回路７、ＮＯＴ回路８及びＡＮＤ回路９を
経てプロセッサ１をリセットする構成とする。
即ち、プロセッサ１がメモリの未使用領域のアドレスを
送出したことを検知する比較回路５と６及び排他的論理
和回路７の出力で、プロセッサ１をリセットすることに
より、プロセッサ１の誤動作を防止するものである。
送出したことを検知する比較回路５と６及び排他的論理
和回路７の出力で、プロセッサ１をリセットすることに
より、プロセッサ１の誤動作を防止するものである。
第１図において、比較回路５はプロセッサ１の送出する
メモリのアドレスＡｏ−ＡＩ５をＢから入るメモリの未
使用領域のスタートアドレスと比較する。比較回路５は
スタートアドレスよりプロセッサ１の送出するアドレス
が小さい場合“１”を排他的論理和回路７に送出し、ス
タートアドレスと等しいか、大きい時“０”を排他的論
理和回路７に送出する。
メモリのアドレスＡｏ−ＡＩ５をＢから入るメモリの未
使用領域のスタートアドレスと比較する。比較回路５は
スタートアドレスよりプロセッサ１の送出するアドレス
が小さい場合“１”を排他的論理和回路７に送出し、ス
タートアドレスと等しいか、大きい時“０”を排他的論
理和回路７に送出する。
比較回路６はプロセッサ１の送出するメモリのアドレス
ＡＯ〜ＡＩ５をＣから入るメモリの未使用領域のエンド
アドレスと比較する。比較回路６はエンドアドレスより
プロセッサｌの送出するアドレスが等しいか、小さい場
合“１”を排他的論理和回路７に送出し、エンドアドレ
スより大きい時“０”を排他的論理和回路７に送出する
。
ＡＯ〜ＡＩ５をＣから入るメモリの未使用領域のエンド
アドレスと比較する。比較回路６はエンドアドレスより
プロセッサｌの送出するアドレスが等しいか、小さい場
合“１”を排他的論理和回路７に送出し、エンドアドレ
スより大きい時“０”を排他的論理和回路７に送出する
。
従って、排他的論理和回路７の出力はプロセッサ１の送
出するアドレスＡＯ〜ＡＩ５がスタートアドレスとエン
ドアドレスの間にある時、“１”となり、スタートアド
レスより小さいか、エンドアドレスより大きければ１０
”となる。
出するアドレスＡＯ〜ＡＩ５がスタートアドレスとエン
ドアドレスの間にある時、“１”となり、スタートアド
レスより小さいか、エンドアドレスより大きければ１０
”となる。
ＮＯＴ回路８は排他的ＯＲ論理和回路７の出力を反転す
るため、プロセッサ１の送出するアドレスＡＯ〜ＡＩ５
がスタートアドレスとエンドアドレスの間にあれば、Ａ
ＮＤ回路９の出力は０”となってプロセッサｌをリセッ
トし、その他の場合はカウンタ３の出力が“１”の時“
１”となってプロセッサ１をリセットしない。
るため、プロセッサ１の送出するアドレスＡＯ〜ＡＩ５
がスタートアドレスとエンドアドレスの間にあれば、Ａ
ＮＤ回路９の出力は０”となってプロセッサｌをリセッ
トし、その他の場合はカウンタ３の出力が“１”の時“
１”となってプロセッサ１をリセットしない。
デコーダ２、カウンタ３、クロック発生回路４の動作は
第２図と同様である。
第２図と同様である。
以上説明した如く、本発明は簡易な回路でプロセッサの
メモリ未使用領域アクセスによる誤動作を防止出来る。
メモリ未使用領域アクセスによる誤動作を防止出来る。
第１図は本発明の一実施例を示す回路のブロック図、
第２図は従来のプロセッサの誤動作検出回路の一例を示
すブロック図である。 図において、 ｌはプロセッサ、 ２はデコーダ、３はカウンタ
、 ４はクロック発生回路、５．６は比較回路
、 ７は排他的論理和回路、８はＮＯＴ回路、
９はＡＮＤ回路である。
すブロック図である。 図において、 ｌはプロセッサ、 ２はデコーダ、３はカウンタ
、 ４はクロック発生回路、５．６は比較回路
、 ７は排他的論理和回路、８はＮＯＴ回路、
９はＡＮＤ回路である。
Claims (1)
- 【特許請求の範囲】 プロセッサ（１）が送出するメモリのアドレスを、該メ
モリの未使用領域のスタートアドレスと比較する第１の
比較回路（５）と、 プロセッサ（１）が送出するメモリのアドレスを、該メ
モリの未使用領域のエンドアドレスと比較する第２の比
較回路（６）と、 前記第１の比較回路（５）の比較結果と第２の比較回路
（６）の比較結果とを排他的論理和をとる排他的論理和
回路（７）とを備えて成り、 前記プロセッサ（１）の送出するメモリのアドレスが、
メモリの未使用領域を指示している場合、プロセッサ（
１）にリセット信号を送出することを特徴とするメモリ
の未使用領域アクセス検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037957A JPS61196337A (ja) | 1985-02-27 | 1985-02-27 | メモリの未使用領域アクセス検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037957A JPS61196337A (ja) | 1985-02-27 | 1985-02-27 | メモリの未使用領域アクセス検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196337A true JPS61196337A (ja) | 1986-08-30 |
Family
ID=12512033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037957A Pending JPS61196337A (ja) | 1985-02-27 | 1985-02-27 | メモリの未使用領域アクセス検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196337A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200419A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | バスインタフェース装置 |
-
1985
- 1985-02-27 JP JP60037957A patent/JPS61196337A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200419A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | バスインタフェース装置 |
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