JPH02171935A - マイクロプロセッサの暴走防止回路 - Google Patents
マイクロプロセッサの暴走防止回路Info
- Publication number
- JPH02171935A JPH02171935A JP63328395A JP32839588A JPH02171935A JP H02171935 A JPH02171935 A JP H02171935A JP 63328395 A JP63328395 A JP 63328395A JP 32839588 A JP32839588 A JP 32839588A JP H02171935 A JPH02171935 A JP H02171935A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- reset
- mup
- microprocessor
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000903 blocking effect Effects 0.000 claims 1
- 239000013598 vector Substances 0.000 abstract description 18
- 230000005764 inhibitory process Effects 0.000 abstract description 4
- 230000001960 triggered effect Effects 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はノンマスカマプルインクラブド信号（以下マス
ク不能割込信号ＮＭＩと呼ぶ）を受付けて、マスク不能
割込処理、つまりマスクすることができない割込処理を
行うことができるマイクロプロセッサ（以下μＰとも略
記する）のリセット解除直後の暴走を防止する回路に関
する。 なお以下論理もしくはレベル“旧ｇｈ”、“Ｌｏｗ”は
単に“Ｈｊ、Ｉｌｌピと記すものとする。
ク不能割込信号ＮＭＩと呼ぶ）を受付けて、マスク不能
割込処理、つまりマスクすることができない割込処理を
行うことができるマイクロプロセッサ（以下μＰとも略
記する）のリセット解除直後の暴走を防止する回路に関
する。 なお以下論理もしくはレベル“旧ｇｈ”、“Ｌｏｗ”は
単に“Ｈｊ、Ｉｌｌピと記すものとする。
【従来の技術１
μＰへのマスク不能割込信号ＮＭＩの入力によって、こ
のμＰによってアドレスされる、そして割込ベクタ（即
ちこの割込処理の起動番地（ジャンプ先の番地））が格
納される番地がＲＡＭ上に割付けられたμＰシステムに
おいて、μＰはリセット解除後、定められたアドレスよ
りスタートし、イニシャル処理の中で前記格納番地へ割
込ベクタを設定する。従ってリセットが解除されてから
この割込ベクタが設定されるまでの間にマスク不能割込
信号ＮＭｒが発生（つまりμＰへ入力）すると、μＰは
ＲＡＭ上の設定前の不定の割込ベクタを参照して暴走す
ることになる。 このため従来のμＰシステムでは、割込ベクタの格納領
域をＲＯＭにしてμＰによるリセット解除後の割込ベク
タの書込を不要にすることもあるが、このようなマスク
不能割込信号ＮＭＩの発生の確率が低いということで、
実際には何も対策されことが多い。 【発明が解決しようとする課題】 しかしながら割込ベクタの格納領域をＲＯ〜１にすると
いう従来の方法では、次のような問題がある。即ちこの
場合、リセット解除後プログラムが起動するアドレスを
含む領域と割込ベクタが格納される領域との両方をＲＯ
Ｍにしなければならないが、インテル社のＩＰ ８０８
６等においては、この領域がメモリ空間の先頭と最後部
に分かれていまため、容量的には必要がな（でも２チツ
プ以上のＲＯＭを使用することが必要になる。 そこで本発明は、割込ベクタのアドレスはＲＡＭとし、
μＰがリセット解除後、起動してからマスク不能割込処
理のための割゛込ベクタを設定するまでの間、マスク不
能割込信号ＮＭＩをμＰに対して発生させない暴走防止
回路を付加することによって前記の問題を解消すること
を課題とする。
のμＰによってアドレスされる、そして割込ベクタ（即
ちこの割込処理の起動番地（ジャンプ先の番地））が格
納される番地がＲＡＭ上に割付けられたμＰシステムに
おいて、μＰはリセット解除後、定められたアドレスよ
りスタートし、イニシャル処理の中で前記格納番地へ割
込ベクタを設定する。従ってリセットが解除されてから
この割込ベクタが設定されるまでの間にマスク不能割込
信号ＮＭｒが発生（つまりμＰへ入力）すると、μＰは
ＲＡＭ上の設定前の不定の割込ベクタを参照して暴走す
ることになる。 このため従来のμＰシステムでは、割込ベクタの格納領
域をＲＯＭにしてμＰによるリセット解除後の割込ベク
タの書込を不要にすることもあるが、このようなマスク
不能割込信号ＮＭＩの発生の確率が低いということで、
実際には何も対策されことが多い。 【発明が解決しようとする課題】 しかしながら割込ベクタの格納領域をＲＯ〜１にすると
いう従来の方法では、次のような問題がある。即ちこの
場合、リセット解除後プログラムが起動するアドレスを
含む領域と割込ベクタが格納される領域との両方をＲＯ
Ｍにしなければならないが、インテル社のＩＰ ８０８
６等においては、この領域がメモリ空間の先頭と最後部
に分かれていまため、容量的には必要がな（でも２チツ
プ以上のＲＯＭを使用することが必要になる。 そこで本発明は、割込ベクタのアドレスはＲＡＭとし、
μＰがリセット解除後、起動してからマスク不能割込処
理のための割゛込ベクタを設定するまでの間、マスク不
能割込信号ＮＭＩをμＰに対して発生させない暴走防止
回路を付加することによって前記の問題を解消すること
を課題とする。
【課題を解決するための手段］
前記の課題を解決するために本発明の回路は、ｒマイク
ロプロセッサ（１など）がリセットを解除されたのち、
マスク不能割込処理の起動番地（とじての割込ベクタ）
を設定するまでの所定期間、前記割込処理を行わせる旨
のマスク不能割込信号（ＮＭＩなと）の前記マイクロプ
ロセ・ンサへの人力を阻止するｊもの（単安定マルチバ
イブレーク２．ＡＮＤゲート３など）とする。 【作 用】 μＰがリセット解除後、スタートしてからマスク不能割
込処理のための割込ベクタを設定するまでの間、マスク
不能割込処理の要因が発生してもこの割込信号ＮＭＩが
μＰには伝わらないので、μＰが不定の割込ベクタを参
照して暴走するようなことは無くなる。
ロプロセッサ（１など）がリセットを解除されたのち、
マスク不能割込処理の起動番地（とじての割込ベクタ）
を設定するまでの所定期間、前記割込処理を行わせる旨
のマスク不能割込信号（ＮＭＩなと）の前記マイクロプ
ロセ・ンサへの人力を阻止するｊもの（単安定マルチバ
イブレーク２．ＡＮＤゲート３など）とする。 【作 用】 μＰがリセット解除後、スタートしてからマスク不能割
込処理のための割込ベクタを設定するまでの間、マスク
不能割込処理の要因が発生してもこの割込信号ＮＭＩが
μＰには伝わらないので、μＰが不定の割込ベクタを参
照して暴走するようなことは無くなる。
第１図は本発明の一実施例としての構成を示すブロック
回路図である。同図において、１はＩＰでアクティブＬ
ＯＷのリセット信号ＲＥＳＥＴが有効となるＲ［！ＳＣ
Ｔ端子とマスク不能割込信号ＮＭＩの立上りエツジが有
効となるＮＭＩ端子のみを示しである。２は外付けのコ
ンデンサＣ１と抵抗Ｒ１とでパルス幅が定まる単安定マ
ルチバイブレークで、３はこの単安定マルチバイブレー
ク２の出力としての禁止信号ＩＮＨによってコントロー
ルされるＡＮＤゲートである。μＰ１のリセット信号Ｒ
ＥＳｔ！Ｔは、少なくともμＰｉと単安定マルチバイブ
レーク２に接続される。ＰＯＷＰはマスク不能割込処理
の要因となる停電検知信号で、本例では停電検知割込を
想定している。 また第２図は第１図の動作説明用のタイムチャートであ
る。次に第２図を参照しながら第１図の動作を説明する
。リセットが解除されたとき、リセット信号ＲＥＳＥＴ
の立上りエツジで単安定マルチバイブレーク２がトリガ
され、このマルチバイブレータ２から１００μｓ幅の禁
止信号ＩＮＨ（“し“）が出力される。この１００μｓ
という時間はμＰ１がリセット解除後、スタートしてか
ら割込ベクタを設定するまでの時間に、さらに余裕をみ
て決められた時間で、システムによって異なる。 この禁止信号ＩＮＨが出力されている間、停電が検知さ
れて停電検知信号ＰＯＷＦ （“「）が発生しても、マ
スク不能割込信号ＮＭＩは発生しなり１゜μＰ１が割込
ベクタを設定し、１００ｕｓが経過して、禁止信号ＩＮ
Ｈがオフ（”Ｈ’）になるまで、マスク不能割込信号Ｎ
ＭＩの発生は待たされる。 当然ながら、１００μｓ経過後、禁止信号ＩＮＨ信号が
オフされ、“１１”となったあとに停電検知信号ＰＯＷ
Ｆ （“１１”）が発生した場合、ただちにマスク不能
割込信号ＮＭＩ じ１１″）発生する。
回路図である。同図において、１はＩＰでアクティブＬ
ＯＷのリセット信号ＲＥＳＥＴが有効となるＲ［！ＳＣ
Ｔ端子とマスク不能割込信号ＮＭＩの立上りエツジが有
効となるＮＭＩ端子のみを示しである。２は外付けのコ
ンデンサＣ１と抵抗Ｒ１とでパルス幅が定まる単安定マ
ルチバイブレークで、３はこの単安定マルチバイブレー
ク２の出力としての禁止信号ＩＮＨによってコントロー
ルされるＡＮＤゲートである。μＰ１のリセット信号Ｒ
ＥＳｔ！Ｔは、少なくともμＰｉと単安定マルチバイブ
レーク２に接続される。ＰＯＷＰはマスク不能割込処理
の要因となる停電検知信号で、本例では停電検知割込を
想定している。 また第２図は第１図の動作説明用のタイムチャートであ
る。次に第２図を参照しながら第１図の動作を説明する
。リセットが解除されたとき、リセット信号ＲＥＳＥＴ
の立上りエツジで単安定マルチバイブレーク２がトリガ
され、このマルチバイブレータ２から１００μｓ幅の禁
止信号ＩＮＨ（“し“）が出力される。この１００μｓ
という時間はμＰ１がリセット解除後、スタートしてか
ら割込ベクタを設定するまでの時間に、さらに余裕をみ
て決められた時間で、システムによって異なる。 この禁止信号ＩＮＨが出力されている間、停電が検知さ
れて停電検知信号ＰＯＷＦ （“「）が発生しても、マ
スク不能割込信号ＮＭＩは発生しなり１゜μＰ１が割込
ベクタを設定し、１００ｕｓが経過して、禁止信号ＩＮ
Ｈがオフ（”Ｈ’）になるまで、マスク不能割込信号Ｎ
ＭＩの発生は待たされる。 当然ながら、１００μｓ経過後、禁止信号ＩＮＨ信号が
オフされ、“１１”となったあとに停電検知信号ＰＯＷ
Ｆ （“１１”）が発生した場合、ただちにマスク不能
割込信号ＮＭＩ じ１１″）発生する。
本発明によればμＰのリセット解除後、このμＰがマス
ク不能割込処理に対する割込ベクタの設定を終えるまで
の所定期間、マスク不能割込信号ＮＭＩがμＰに入力す
ることを阻止するようにしたので、μＰが不定な割込ベ
クタを参照して暴走することが無くなり、さらにＲＯＭ
を１チツプで済ませることも可能になるので、コンパク
トなマイクロプロセッサシステムの設計が可能となる。
ク不能割込処理に対する割込ベクタの設定を終えるまで
の所定期間、マスク不能割込信号ＮＭＩがμＰに入力す
ることを阻止するようにしたので、μＰが不定な割込ベ
クタを参照して暴走することが無くなり、さらにＲＯＭ
を１チツプで済ませることも可能になるので、コンパク
トなマイクロプロセッサシステムの設計が可能となる。
第１図は本発明の一実施例としての構成を示すブロック
回路図、第２図は第１図の動作説明用のタイムチャート
である。 １：マイクロプロセッサ（μＰ）、２：単安定マルチバ
イブレーク、３：ＡＮＤゲート、ＲＥＳＥＴ ：リセッ
ト信号（リセット端子） 、ＰＯＷＦ ：停電検知信号
、ＩＮＨ：禁止信号、ＮＭＩ：マスク不能割込信号（マ
スク不能割込端子）。
回路図、第２図は第１図の動作説明用のタイムチャート
である。 １：マイクロプロセッサ（μＰ）、２：単安定マルチバ
イブレーク、３：ＡＮＤゲート、ＲＥＳＥＴ ：リセッ
ト信号（リセット端子） 、ＰＯＷＦ ：停電検知信号
、ＩＮＨ：禁止信号、ＮＭＩ：マスク不能割込信号（マ
スク不能割込端子）。
Claims (1)
- １）マイクロプロセッサがリセットを解除されたのち、
マスク不能割込処理の起動番地を設定するまでの所定期
間、前記割込処理を行わせる旨のマスク不能割込信号の
前記マイクロプロセッサへの入力を阻止することを特徴
とするマイクロプロセッサの暴走防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63328395A JPH02171935A (ja) | 1988-12-26 | 1988-12-26 | マイクロプロセッサの暴走防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63328395A JPH02171935A (ja) | 1988-12-26 | 1988-12-26 | マイクロプロセッサの暴走防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02171935A true JPH02171935A (ja) | 1990-07-03 |
Family
ID=18209775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63328395A Pending JPH02171935A (ja) | 1988-12-26 | 1988-12-26 | マイクロプロセッサの暴走防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02171935A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001120737A (ja) * | 1999-10-28 | 2001-05-08 | Sankyo Kk | 遊技機 |
| JP2004000795A (ja) * | 2003-09-25 | 2004-01-08 | Sankyo Kk | 遊技機 |
| JP2004000796A (ja) * | 2003-09-25 | 2004-01-08 | Sankyo Kk | 遊技機 |
-
1988
- 1988-12-26 JP JP63328395A patent/JPH02171935A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001120737A (ja) * | 1999-10-28 | 2001-05-08 | Sankyo Kk | 遊技機 |
| JP2004000795A (ja) * | 2003-09-25 | 2004-01-08 | Sankyo Kk | 遊技機 |
| JP2004000796A (ja) * | 2003-09-25 | 2004-01-08 | Sankyo Kk | 遊技機 |
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