JPS59201122A - 割込み処理方式 - Google Patents
割込み処理方式Info
- Publication number
- JPS59201122A JPS59201122A JP58076599A JP7659983A JPS59201122A JP S59201122 A JPS59201122 A JP S59201122A JP 58076599 A JP58076599 A JP 58076599A JP 7659983 A JP7659983 A JP 7659983A JP S59201122 A JPS59201122 A JP S59201122A
- Authority
- JP
- Japan
- Prior art keywords
- level
- reset
- interruption
- vcc
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データ保持ＲＡＭ （ランダムアクセスメモ
リ）を有するマイクロコンピユークシステム（以下、単
にＣＰＵと記す）において、電源オフ時に生じ易いＲＡ
Ｍへの誤記を防止する割込み処理方式に関する。
リ）を有するマイクロコンピユークシステム（以下、単
にＣＰＵと記す）において、電源オフ時に生じ易いＲＡ
Ｍへの誤記を防止する割込み処理方式に関する。
ＣＰＵには通常複数の割込み機能があり、それぞれの間
で起動の優先順位付がなされている。リセット割込みも
その１つで、電源投入時のシステム初期化機能を有する
ため最優先レベルが割当てられている。通常、他の割込
みは要因が発生しても実行中の命令が完了しない限り割
込み処理が許可されないが、リセット割込みだけは命令
実行途中でもマシーンサイクル単位で割込みが許可され
、リセ７１・状態となる。第１図は一般的なＣＰＵの命
令実行サイクルと割込み処理タイミングを示すもので、
２バイトデータの書込み命令を例としたものである。図
示のように第１優先順位のリセット割込みに対しては１
命令の実行途中でもマシーンサイクル単位で割込み許可
がなされるが、他の割込み（プログラム割込み）に対し
ては該命令の実行が全て完了するまではその処理が待機
させられる。
で起動の優先順位付がなされている。リセット割込みも
その１つで、電源投入時のシステム初期化機能を有する
ため最優先レベルが割当てられている。通常、他の割込
みは要因が発生しても実行中の命令が完了しない限り割
込み処理が許可されないが、リセット割込みだけは命令
実行途中でもマシーンサイクル単位で割込みが許可され
、リセ７１・状態となる。第１図は一般的なＣＰＵの命
令実行サイクルと割込み処理タイミングを示すもので、
２バイトデータの書込み命令を例としたものである。図
示のように第１優先順位のリセット割込みに対しては１
命令の実行途中でもマシーンサイクル単位で割込み許可
がなされるが、他の割込み（プログラム割込み）に対し
ては該命令の実行が全て完了するまではその処理が待機
させられる。
リセットの起動条件の１つに電源オフ時がある。
ｃｐｕは電源オフ時に規格外の電源電圧領域を通ってオ
フ状態に移る。この過程でＣＰＵは暴走し、時としてメ
モリ内容を破壊（誤記）することが知られている。デー
タ保持ＲＡＭを有するシステムでは上記の誤記は致命的
である。そのため電源オフ時には電圧の降下を検知し、
リセットを起動させてＣＰＵの不確定動作を回避する必
要がある。
フ状態に移る。この過程でＣＰＵは暴走し、時としてメ
モリ内容を破壊（誤記）することが知られている。デー
タ保持ＲＡＭを有するシステムでは上記の誤記は致命的
である。そのため電源オフ時には電圧の降下を検知し、
リセットを起動させてＣＰＵの不確定動作を回避する必
要がある。
第２図は電源オフ時のリセット起動タイミングで、電圧
ＶＣＣの低下はＣＰＵ動作電圧下限値よりも高い破線の
レベルＲＥＦ １で検知される。ＣＰＵ暴走領域は該ｃ
ｐｕ動作電圧下限値よりも低く、且つＶｃｃが完全にＯ
Ｖにならない範囲にある。
ＶＣＣの低下はＣＰＵ動作電圧下限値よりも高い破線の
レベルＲＥＦ １で検知される。ＣＰＵ暴走領域は該ｃ
ｐｕ動作電圧下限値よりも低く、且つＶｃｃが完全にＯ
Ｖにならない範囲にある。
従来はリセット起動の直前ではデータ保持ＲＡＭの書込
みを回避するために、リセット起動より早く電源オフを
検知する回路を追加し、その信号で他の割込みを起動す
るようにしている。第３図にその一例を示す。同図（ａ
）はハード構成で、ＣＭＰｌばＶｃｃを第１の基準電圧
ＲＥＦ １と比較する電圧検知回路（比較器）、ＣＭＰ
２はＶｃｃを第２の基準電圧Ｒ，ＥＦ２と比較する電圧
検知回路である。同図ｆｂ）に示ずようにＲＥＦ２はＲ
ＥＦ １より高く、ＶｃｃがこのＲＥＦ２より低くなっ
た時点で電圧検出回路ＣＭＰ２の出力はｃｐｕにＮＭｉ
割込みをかける。このＮＭｉ割込みはプログラムによっ
て割込み禁止措置のとれない第２優先順位の割込みであ
る。ＲＥＦＩはリセット（ＲＳ Ｔ）用のレベルで、Ｖ
ｃｃがここまで低下すると電圧検知回路ＣＭＰ １の出
力でＣＰＵはリセット状態になる。
みを回避するために、リセット起動より早く電源オフを
検知する回路を追加し、その信号で他の割込みを起動す
るようにしている。第３図にその一例を示す。同図（ａ
）はハード構成で、ＣＭＰｌばＶｃｃを第１の基準電圧
ＲＥＦ １と比較する電圧検知回路（比較器）、ＣＭＰ
２はＶｃｃを第２の基準電圧Ｒ，ＥＦ２と比較する電圧
検知回路である。同図ｆｂ）に示ずようにＲＥＦ２はＲ
ＥＦ １より高く、ＶｃｃがこのＲＥＦ２より低くなっ
た時点で電圧検出回路ＣＭＰ２の出力はｃｐｕにＮＭｉ
割込みをかける。このＮＭｉ割込みはプログラムによっ
て割込み禁止措置のとれない第２優先順位の割込みであ
る。ＲＥＦＩはリセット（ＲＳ Ｔ）用のレベルで、Ｖ
ｃｃがここまで低下すると電圧検知回路ＣＭＰ １の出
力でＣＰＵはリセット状態になる。
上述した従来方式の欠点は電源（例えば自動車のバッテ
リ）の瞬断によってＶｃｃ（ＣＰＵ回りの安定化電源）
が低下するが、Ｖｃｃラインが大容量平滑コンデンサに
よってＲＥＦＩまで低下しないと、ＮＭｉ割込みだけが
起動されてリセット状態にはならないので、電源が正常
復帰しても制御不能になり、圧密なプログラム動作をし
なくなる点である。
リ）の瞬断によってＶｃｃ（ＣＰＵ回りの安定化電源）
が低下するが、Ｖｃｃラインが大容量平滑コンデンサに
よってＲＥＦＩまで低下しないと、ＮＭｉ割込みだけが
起動されてリセット状態にはならないので、電源が正常
復帰しても制御不能になり、圧密なプログラム動作をし
なくなる点である。
第４図はこの点を改善したもので、同図（ａｌに示すよ
うに電圧検知回路ＣＭＰ２の出力をＣＰＵのＮＭｉ端子
と入力ポートに与える。入力ポートへは電圧検知回路Ｃ
ＭＰ２の出力を電圧情報ＶｉＮとして与えるので、同図
（ｂｌに示すようなルーチンをＮＭｉ割込み処理プログ
ラムの一部に組込んでおけば、ＶｉＮ＝Ｈに復帰した時
点で通常動作へ戻す（リターン）ことができる。これは
等測的にリセットと同じ機能を果すので、上述した電源
瞬断後の制御不能状態は回避できる。
うに電圧検知回路ＣＭＰ２の出力をＣＰＵのＮＭｉ端子
と入力ポートに与える。入力ポートへは電圧検知回路Ｃ
ＭＰ２の出力を電圧情報ＶｉＮとして与えるので、同図
（ｂｌに示すようなルーチンをＮＭｉ割込み処理プログ
ラムの一部に組込んでおけば、ＶｉＮ＝Ｈに復帰した時
点で通常動作へ戻す（リターン）ことができる。これは
等測的にリセットと同じ機能を果すので、上述した電源
瞬断後の制御不能状態は回避できる。
一方、最近の自動車用制御機器ではイグニッションスイ
ンチをオフにしてもメモリへの電源は断たず、経年的に
学習されたデータをデータ保持ＲＡＭに保存しておく傾
向にある。この様な場合に保存中の旧データとそれを更
新する新データとがあまりかげ離れていると途中でバッ
テリが外された可能性等があるので、電源投入時毎にプ
ログラム制御の冒頭でデータ保持ＲＡＭの内容チェック
を行う。第５図はこの説明図である。先ず、同図［ａ）
のようにデータ保持ＲＡＭの内容の更新値を算出したら
、それをアキュムレータＡから１バイトのＲＡＭ領域Ｍ
１に書込み、更に同じものを他の１ハイドのＲＡＭ領域
Ｍ２にも書込む。そして、同図（ｂ）のようにＭｌ、Ｍ
２の内容を比較して不一致が検出されたらデータ破壊と
判定して保持ＲＡＭの内容を初期化する。この様な場合
に、上述したＮＭｉ割込みを用いていると、プログラム
で禁止措置がとれないため、第５図（ａ）に示すタイミ
ングでＮＭｉ割込みが発生するとＲＡＭ内容破壊と判定
してしまう不都合が生ずる。
ンチをオフにしてもメモリへの電源は断たず、経年的に
学習されたデータをデータ保持ＲＡＭに保存しておく傾
向にある。この様な場合に保存中の旧データとそれを更
新する新データとがあまりかげ離れていると途中でバッ
テリが外された可能性等があるので、電源投入時毎にプ
ログラム制御の冒頭でデータ保持ＲＡＭの内容チェック
を行う。第５図はこの説明図である。先ず、同図［ａ）
のようにデータ保持ＲＡＭの内容の更新値を算出したら
、それをアキュムレータＡから１バイトのＲＡＭ領域Ｍ
１に書込み、更に同じものを他の１ハイドのＲＡＭ領域
Ｍ２にも書込む。そして、同図（ｂ）のようにＭｌ、Ｍ
２の内容を比較して不一致が検出されたらデータ破壊と
判定して保持ＲＡＭの内容を初期化する。この様な場合
に、上述したＮＭｉ割込みを用いていると、プログラム
で禁止措置がとれないため、第５図（ａ）に示すタイミ
ングでＮＭｉ割込みが発生するとＲＡＭ内容破壊と判定
してしまう不都合が生ずる。
本発明は、レベル割込みを利用することで、エツジ割込
みのＮＭｉを使用することによる上述の欠点を解決しよ
うとするものである。
みのＮＭｉを使用することによる上述の欠点を解決しよ
うとするものである。
本発明の割込み処理方式は、電源電圧を監視してその値
がＣＰＵ動作電圧下限よりは高く設定された第１の基準
値まで低下したら検知信号を生ずる第１の電圧検知回路
と、該電源電圧が該第１の基準値よりは高く設定された
第２の基準値まで低下したら検知信号を生ずる第２の電
圧検知回路とを設け、さらに該第１の電圧検知回路の検
知出力をＣＰＵのリセット端子に、また該第２の電圧検
知回路の検知出力を該ＣＰＵの他のレベル割込み端子に
入力させるように接続して、リセット割込みの起動時点
もしくは低下した該電源電圧が該第２の基準値に戻るま
で該レベル割込みの処理を繰り返し実行させておくこと
を特徴とするが、以下図示の実施例を参照しながらこれ
を詳細に説明する。
がＣＰＵ動作電圧下限よりは高く設定された第１の基準
値まで低下したら検知信号を生ずる第１の電圧検知回路
と、該電源電圧が該第１の基準値よりは高く設定された
第２の基準値まで低下したら検知信号を生ずる第２の電
圧検知回路とを設け、さらに該第１の電圧検知回路の検
知出力をＣＰＵのリセット端子に、また該第２の電圧検
知回路の検知出力を該ＣＰＵの他のレベル割込み端子に
入力させるように接続して、リセット割込みの起動時点
もしくは低下した該電源電圧が該第２の基準値に戻るま
で該レベル割込みの処理を繰り返し実行させておくこと
を特徴とするが、以下図示の実施例を参照しながらこれ
を詳細に説明する。
第６図は本発明の一実施例を示すブロックで、第２の電
圧検知回路ＣＭＰ２の出力をＣＰＵのレベル割込み端子
、例えばＩＲＱ端子に入力するようにした点が第３図と
異なる。第３図の例は該出力をエツジ割込みのＮＭｉ端
子に入力している。
圧検知回路ＣＭＰ２の出力をＣＰＵのレベル割込み端子
、例えばＩＲＱ端子に入力するようにした点が第３図と
異なる。第３図の例は該出力をエツジ割込みのＮＭｉ端
子に入力している。
このため第４図に示すような対策を講じないとＶｃｃが
ＲＥＦ２までは低下したがりセントをかけるＲＥＦ １
まで低下しない場合に制御不能におちいる。
ＲＥＦ２までは低下したがりセントをかけるＲＥＦ １
まで低下しない場合に制御不能におちいる。
これに対し第６図の実施例のようにレベル割込みのＩＲ
Ｑ端子を用いるとＶｃｃ瞬断時の動作は第８図のように
なる。その前に第７図で通常オフ時の動作を説明する。
Ｑ端子を用いるとＶｃｃ瞬断時の動作は第８図のように
なる。その前に第７図で通常オフ時の動作を説明する。
Ｖｃｃが同図ｆａ）のように単調に低下するとまずＲＥ
Ｆ２でＩＲＱ割込みがかかり、ＲＥＦ １でリセットが
かかる。ＩＲＱはそのレベル（本例ではＬ）に意味があ
るので、リセットＲ３Ｔが起動されるまでは何回でも同
図ｆｂ）に示すＩＲＱ処理が繰り返される。通常ＲＥＦ
２からＲＥＦｌまでの降下時間は数１００μｓで、この
間に２０μＳ程度の周期でＩＲＱ処理が繰り返される。
Ｆ２でＩＲＱ割込みがかかり、ＲＥＦ １でリセットが
かかる。ＩＲＱはそのレベル（本例ではＬ）に意味があ
るので、リセットＲ３Ｔが起動されるまでは何回でも同
図ｆｂ）に示すＩＲＱ処理が繰り返される。通常ＲＥＦ
２からＲＥＦｌまでの降下時間は数１００μｓで、この
間に２０μＳ程度の周期でＩＲＱ処理が繰り返される。
これに対し第８図のようにＶｃｃがＲＥＦ １まで低下
せずに復旧したとすると、ＶｃｃがＲＥＦ２より低い間
はＩＲＱ処理が繰り返し行われるが、各処理の終りは常
にメインフローへのリターンであるから、その間第４図
のようにレベル監視をしなくともＶＣＣが再びＲＥＦ２
以上に上昇すれば正常動作が可能になる。
せずに復旧したとすると、ＶｃｃがＲＥＦ２より低い間
はＩＲＱ処理が繰り返し行われるが、各処理の終りは常
にメインフローへのリターンであるから、その間第４図
のようにレベル監視をしなくともＶＣＣが再びＲＥＦ２
以上に上昇すれば正常動作が可能になる。
また第５図（ａｌに対し第９図のように２ステツプのガ
ードプログラム「割込み禁止」と「割込み許可」 （各
１ハイドの命令）を追加すれば、レベル割込みによって
ＲＡＭ内容破壊と誤判定することを回避できる。つまり
、同じ割込みでも第５図のようにＮＭｉ割込みを利用す
るとプログラムで禁止措置をとれないが、これをレベル
割込みとすれば禁止措置がとれるからである。
ードプログラム「割込み禁止」と「割込み許可」 （各
１ハイドの命令）を追加すれば、レベル割込みによって
ＲＡＭ内容破壊と誤判定することを回避できる。つまり
、同じ割込みでも第５図のようにＮＭｉ割込みを利用す
るとプログラムで禁止措置をとれないが、これをレベル
割込みとすれば禁止措置がとれるからである。
以上述べたように本発明によれば、リセット割込めに先
行してレベル割込みをかけることにより、ｌ命令の実行
途中で該リセット割込みがかかることを防止でき、デー
タ保持ＲＡＭの内容を破壊せずに済む。またレベル割込
みを使用するため電源の僅かな瞬断時（変動時）用のレ
ベル監視プログラムを要しない。さらにレベル割込みで
あるから複数命令の実行に連続性を持たせたいとき、そ
の途中でのレベル割込みを禁止するガードプログラムが
組める利点がある。
行してレベル割込みをかけることにより、ｌ命令の実行
途中で該リセット割込みがかかることを防止でき、デー
タ保持ＲＡＭの内容を破壊せずに済む。またレベル割込
みを使用するため電源の僅かな瞬断時（変動時）用のレ
ベル監視プログラムを要しない。さらにレベル割込みで
あるから複数命令の実行に連続性を持たせたいとき、そ
の途中でのレベル割込みを禁止するガードプログラムが
組める利点がある。
第１図は１命令単位と各種割込みの関係を示す説明図、
第２図は電源オフ時のリセット起動タイミングの説明図
、第３図および第４図は従来の割込み処理方式の説明図
、第５図はデータ保持ＲＡＭを無停電化して学習データ
を保持する場合の説明図、第６図は本発明の実施例を示
す構成図、第７図および第８図はその動作説明図、第９
図はレベル割込みに対するガードプログラムの説明図で
ある。 図中、ＣＭＰｌ、ＣＭＰ２は電圧検知回路、ＣＰＵはマ
イクロコンピュータシステムである。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔 第６図 （ａ） （１））第８図 （ａ） （ｂ） 第９因
第２図は電源オフ時のリセット起動タイミングの説明図
、第３図および第４図は従来の割込み処理方式の説明図
、第５図はデータ保持ＲＡＭを無停電化して学習データ
を保持する場合の説明図、第６図は本発明の実施例を示
す構成図、第７図および第８図はその動作説明図、第９
図はレベル割込みに対するガードプログラムの説明図で
ある。 図中、ＣＭＰｌ、ＣＭＰ２は電圧検知回路、ＣＰＵはマ
イクロコンピュータシステムである。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔 第６図 （ａ） （１））第８図 （ａ） （ｂ） 第９因
Claims (1)
- 電源電圧を監視してその値がＣＰＵ動作電圧下限よりは
高く設定された第１の基準値まで低下したら検知信号を
生ずる第１の電圧検知回路と、該電源電圧が該第１の基
準値よりは高く設定された第２の基準値まで低下したら
検知信号を生ずる第２の電圧検知回路とを設け、さらに
該第１の電圧検知回路の検知出力をＣＰＵのリセット割
込に、また該第２の電圧検知回路の検知出力を該ＣＰＵ
の他のレベル割込み端子に入力させるように接続して、
リセット割込みの起動時点もしくは低下した該電源電圧
が該第２の基準値に戻るまで該レヘル割込みの処理を繰
り返し実行させておくことを特徴とする割込み処理方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076599A JPS59201122A (ja) | 1983-04-30 | 1983-04-30 | 割込み処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076599A JPS59201122A (ja) | 1983-04-30 | 1983-04-30 | 割込み処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59201122A true JPS59201122A (ja) | 1984-11-14 |
| JPH0246966B2 JPH0246966B2 (ja) | 1990-10-18 |
Family
ID=13609778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076599A Granted JPS59201122A (ja) | 1983-04-30 | 1983-04-30 | 割込み処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201122A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793066A (ja) * | 1994-02-25 | 1995-04-07 | Ricoh Co Ltd | 電源監視装置 |
| JP2011109433A (ja) * | 2009-11-18 | 2011-06-02 | Renesas Electronics Corp | マイクロコンピュータ、ヒステリシスコンパレータ回路、及び電圧監視装置 |
-
1983
- 1983-04-30 JP JP58076599A patent/JPS59201122A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793066A (ja) * | 1994-02-25 | 1995-04-07 | Ricoh Co Ltd | 電源監視装置 |
| JP2011109433A (ja) * | 2009-11-18 | 2011-06-02 | Renesas Electronics Corp | マイクロコンピュータ、ヒステリシスコンパレータ回路、及び電圧監視装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0246966B2 (ja) | 1990-10-18 |
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