JPH03100848A

JPH03100848A - Ｅ↑２ｐｒｏｍによるメモリーのバックアップ装置

Info

Publication number: JPH03100848A
Application number: JP1237257A
Authority: JP
Inventors: Tomoyoshi Maruyama; 知良丸山
Original assignee: Nidec Servo Corp
Current assignee: Nidec Advanced Motor Corp
Priority date: 1989-09-14
Filing date: 1989-09-14
Publication date: 1991-04-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の目的［産業上の利用分野］本発明はマイクロコンピュータ制御装置に係り。

特にＲＡＭに記憶したデータを電源が。ＦＦとなった後
でも記憶できるバックアップ装置を備えたものに関する
。

［従来の技術］第４図に従来より実施されているマイクロコンピュータ
制御装置の構成を示す回路図で、１はＣＰＵ、２はＲＯ
Ｍ、３はＲＡＭ、４はデータバス、５はアドレスバス、
６は常用電源、７はバックアップ用電源、８は電圧検出
回路、９，１ｏはダイオード、１１は警報回路である。

第４図に示す従来技術によるマイクロコンピュータ制御
装置においては、常用電源で動作しているときはＣＰＵ
、ＲＯＭ及びＲＡＭは常用電源より電力め供給を受けて
動作し、ＲＡＭの内容はバス４．５を流れる信号により
更新されている。

この時に停電が起り常用電源が切れると、ＣＰＵＩ、Ｒ
ＯＭ２は動作が停止するが、電圧検出装置８が動作して
バックアップ用電源７よリダイオード１１を介してＲＡ
Ｍ３に電力が供給され。

ＲＡＭ３の内容が保持される保護回路が構成されている
。

［発明が解決しようとする課題］ところがＲＡＭ３の容量は扱うデータ量の最大値を予想
してそれに見合う容量を設けである場合が多く、ＲＡＭ
３の容量と保持すべき時間とを勘案してバックアップ用
電源７の容量も大きくする必要があり、又バックアップ
用電源の電圧降下を警告する警報装置が必要となる等バ
ックアップ用電源を設置するスペースと費用が多く必要
となるという問題があった。

本発明はＲＡＭで扱うデータの量が少ない小規模の制御
装置で、経済的でかつ信頼度の高いバックアップ用の装
置を提供するのが目的である。

（２）発明の構成［課題を解決するための手段］本発明においては、制御装置のバス回路に、Ｅ２ＰＲＯ
Ｍを備え、電圧検出装置で常用電源の停電を検出した信
号でＣＰＵに割込み信号を送り。

電圧安定化回路のコンデンサに残っている電荷によりＣ
ＰＵを動作せしめＲＡＭの内容の中で記憶を必要とする
データを選択的に前記Ｅ２ＰＲＯＭに転送する構成によ
り達成する。

［作　　用］本発明において設けたＥ２ＰＲＯＭは電気的に其の内容
を書き込み又は消去ができるもので、書き込み又は消去
の動作のときのみに電力を消費するが、前記の動作が完
了すると電力を消費すること無く其の内容を記憶してい
るのが特徴で、前記の動作に必要な電力は電圧安定化口
゛路に設けたコンデンサに蓄えた電荷のみで十分であり
、特にバックアップ用の電源装置を設ける必要が無い。

［実施例］第１図は本発明を実施した制御装置の構成を示す回路図
で、ＣＰＵＩと、ＲＯＭ２とＲＡＭ３とが接続されたデ
ータバス４とアドレスバイ５にＥ”ＰＲＯＭ２０が接続
された主制御回路と、常用電源３０の出力をスッチ３１
と逆流防止器３６と安定化回路３２とコンデンサ３３．
３４を介してロジック電源３５に接続され、上記主制御
回路に電力を供給する電源回路と、スイッチ３１の出力
側に接続された電圧検出器３７の出力をＣＰＵＩの割込
み信号端子とその他の表示装置等の制御回路５０のディ
スエーブル端子に接続して構成されている。

又、電源スィッチ３１と連動するリセットスイッチ５１
よりパワーリセット回路５２を介してＣＰＵＩのリセッ
ト端子（Ｒ８Ｔ、）に接続されている。　第２図（ａ）
は電圧検出器３７の周辺の詳細図で、電源スィッチ３１
の出力側Ｖｃｃ端子は抵抗３８と３９で分圧されてコン
パレータ４０の＋側端子に接続され、コンパレータ４０
の一側端子はロジック電源３５の電圧を抵抗４１と４２
で分圧された基準電圧Ｖ　ｒｅｆが接続され、Ｖｃｃ端
子は抵抗Ｒ９３を介して接地され、コンパレータ４０の
入出力間に抵抗４４が接続され、端子４５より検出信号
が出るようになっている。

第２図（ｂ）は電圧検出器３７の動作状態を示すタイム
チャートである。

第３図（ａ）はパワーリセット回路５２の周辺の詳細図
で、ロジック電源３５の端子に抵抗５３とコンデンサ５
４とが直列に接続され、コンデンサ５４の端子がヒステ
リシス要素５６を介してＣＰＵＩのＲ８Ｔ端子に接続さ
れている。

第３図（ｂ）は主制御装置のＲＯＭ及びＲＡＭのメモリ
ーマツプを示してあり、起動フログラムが初番地０００
０Ｈより格納され、この起動プログラムの中にＥ”ＲＯ
Ｍ２０の内容をＲＡＭ３に転送するプグラムが格納され
ており、メインプログラムの一部にＲＡＭ３の内容のう
ち記憶する必要のあるデータを選択的にＥ”ＰＲＯＭ２
０に転送するプログラムが格納されている。

第１図〜第３図にに従い本発明に成るメモリのバックア
ップ装置の動作を説明する。

第１図においてスイッチ３１をＯＮとすると常用電源３
０より電力が逆流防止回路３６と安定化回路３２を介し
てロジック電源３５に供給され、コンデンサ３３．３４
は充電されており、制御回路は通常の動作をする。

スイッチ３１をＯＦＦにして停電状態となったときの動
作を説明すると。

第２図（ｂ）のタイムチャートに示すようにスイッチ３
１がＯＮのときは端子Ｖｃｃの電圧は電源電圧と同じで
あり、ロジック電源３５の電圧も５ｖ一定であり、コン
パレータ４０の＋側入力の電圧Ｖｓｅｎｓｅが一定レベ
ルであり、出力端子４５の電圧はＨレベルとなるからＣ
ＰＵＩは割込み動作を起さず通常の動作をしている。

次にスイッチ３１をＯＦＦにするとＶｃｃは抵抗４３に
より直ちに零となり、ロジック電源３５の電圧はコンデ
ンサ３３と３４の電荷により略一定値を保ち次に電圧が
低下し、Ｖｓｅｎｓｅは短時間の間に零となりコンパレ
ータ４０の出力電圧が零となり、ＣＰＵＩに割込み信号
が送られるとＣＰＵ１の制御により転送プログラムが動
作して其の時点のＲＡＭ３の内容の中で記憶を必要とす
るデータが選択的にＥ”ＲＯＭ２０に転送される。

この時点でロジック電源３５の電圧はコンデンサ３３．
３４の電荷により略基準値が保たれているのでＣＰＵＩ
及びＥ”ＲＯＭは安定に動作できると共に、Ｅ”ＲＯＭ
２０はデータの書き込みが終わると電力を消費せずに其
の内容を保持できる。

特にコンデンサ３３は安定化回路３２の前に配置されて
いるので安定化回路の３２の入力下限になるまで出力電
圧を安定に保つことができる特徴がある。

又電圧検出器３７の出力はその他の表示回路等５０にも
送られ、その他の表示回路等５０の動作を停止させて電
力の消費を制限する。

次に再起動させるためスイッチ３１をＯＮにすると電圧
検出回路３７のＶｃｃは電源電圧となり、電圧安定化回
路３２が通常に動作してロジック電源３５の電圧が規定
値に復帰し、コンパレータ４０の出力端子４５はＨレベ
ルとなって割込み信号を停止せしめる。

一方第３図（ａ）に示した電源スィッチ３１と連動して
いるリセットスイッチ５１の周辺においては、ロジック
電源３５の立上りにつれてコンデンサ５４が抵抗５３を
介して充電され、ヒステリシス回路５６の入力端子電圧
が上昇してロジック電源３５の立上りより遅れて規定値
に達しており。

電源スィッチ３１と連動しているリセットスイッチ５１
がＯＮとなり、コンデンサ５４の電荷が放電され、ヒス
テリシス回路５６より出力信号がＣＰ　Ｕ　ｌ　（７）
　ＲＳ　’ｒ端子に送られ、ＣＰＵＩがリセットされる
と、ＣＰＵＩの動作プログラムは第３図（ｂ）のメモリ
ーマツプに示すように初番地００００Ｈよりスタートし
格納された起動プログラムを実行する。　起動プログラ
ムの中に、Ｅ２ＦＲＯＭ２０の内容を読み取り。

其の内容をＲＡＭ３の中に電源がＯＦＦとなった時と同
じ位置に転送するプログラムを格納しであるから、Ｅ”
ＲＯＭ２０に格納されていたＲＡＭ３の内容が電源がＯ
ＦＦとなった時と同じ状態でＲＡＭ３に再現され、後は
通常の状態と同じにメインプログラムに従って制御動作
が実行される。

［発明の効果］本発明になるＥ２ＰＲＯＭによるメモリーのバックアッ
プ装置は、前記のような構成であるからバックアップ用
の電源装置を設置する必要が無く。

又Ｅ”ＰＲＯＭに記憶した内容は長時間に渡り消えるこ
とがなく、再起動のときにＲＡＭに転送されるので経済
的でかつ信頼度の高いメモリーのバックアップ装置を構
成できる効果がある。

【図面の簡単な説明】

第１図は本発明になるＥ２ＰＲＯＭによるメモリーのバ
ックアップ装置の全体の構成図、第２図は電圧検出器周
辺の詳細図（ａ）と動作を説明するタイムチャート（ｂ
）　、第３図はパワーリセット回路周辺の回路図（ａ）
と、制御装置のメモリーの内容を示すメモリーマツプ（
ｂ）、第４図は従来より実施されている制御装置の構成
を示す図である。符号の説明１・・・ＣＰＵ、２・・・ＲＯＭ、３・・・ＲＡＭ、４
・・・データバス、５・・・アドレスバス、６．３５・
・・ロジック電源、７・・・バックアップ用電源、８・
・・電圧監視回路、９．１０・・・ダイオード、１１・
・・警報回路、２０・・・ＥＰ”ＲＯＭ、３０・・・常
用電源、３１・・・電源スィッチ、３２・・・安定化回
路、３３．３４・・・コンデンサ、３６・・・逆流防止
器、　３７・・・電圧検出器。３８．３９，４１，４２，４３，４４，４６，５３・・
・抵抗、４０・・・コンパレータ、　４５・・・コンパ
レータの出力端子、５０・・・その他の表示装置、５１
・・・リセットスイッチ、５２・・・パワーリセット回
路、５４・・・コンデンサ、５６・・・ヒステリシス回
路。

Claims

【特許請求の範囲】

（１）ＣＰＵと、ＲＡＭ及びＲＯＭとを有するマイクロ
コンピュータ制御装置において、Ｅ＾２ＰＲＯＭ（電気
的に書き込み、消去可能な読み出し専用の半導体記憶素
子）と、コンデンサを含む電圧安定回路及び電源の電圧
検出回路とを備え、前記電圧検出回路で電源の停止を検
出し、前記ＲＯＭに格納したプログラムにより、前記Ｒ
ＡＭに記憶したデータを選択的に前記Ｅ＾２ＰＲＯＭに
転送する構成を特徴とするＥ＾２ＰＲＯＭによるメモリ
ーのバックアップ装置。