JPH0120775B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は制御プログラムを揮発性メモリに記憶
させた電子装置におけるプログラムの再ロード方
式に関する。

中央処理装置が揮発性メモリに記憶させたプロ
グラムを実行する蓄積プログラム制御方式の電子
装置には、バツクアツプ用としてこのプログラム
を記憶した磁気テープ装置を備えているものがあ
る。このような電子装置では停電等により揮発性
メモリに供給される電源が断となつたとき、磁気
テープ装置を用いてプログラムの自動再ロードを
行つていた。

ところで商用電源の断には例えば数ｍsec程度
の瞬断から長時間に及ぶものまで種々の形態があ
る。商用電源が長時間断となつた場合には、揮発
性メモリに電源を供給する電源装置の出力は完全
に低下する。従つてこの場合電源の断を検出する
検出回路は電源の断を確実に検出することがで
き、電源が再び投入されたとき揮発性メモリにプ
ログラムの自動再ロードを行わせる。これにより
電子装置は再び正常に動作することができる。

これに対して電源の瞬断等により前記した電源
装置の出力がある程度低下したにすぎないとき、
これにより例えばメモリの内容が一部破損しても
前記した検出回路は電源の断を検出できない場合
がある。このような場合プログラムの自動再ロー
ドは行われず、この結果電子装置が正常に動作し
なくなる。そこで、電源の断が検出し得なくて
も、プログラムが正常に実行されていないことを
検出したときにはメモリの内容が破損されたもの
と推定して、プログラムの再ロードを行なわせる
方式が考えられる。例えば、ウオツチドツグタイ
マによりプログラムの異常を検出して、プログラ
ムの再ロードを行わせる手法がある。しかしなが
ら、このようにするとメモリ又はCPUのハード
ウエアそのものの故障に際して、不用意にプログ
ラムの再ロードが繰返し行なわれて、磁気テープ
装置等のバツクアツプ用のメモリ装置の寿命を縮
める結果となる。

本発明は、上記事情に鑑みてなされたもので、
ハードウエアの故障に起因するプログラムの不正
常な動作に基づくプログラムの再ロードの繰返し
を的確に防止し得るようにして、磁気テープ装置
等のバツクアツプ用メモリ装置の保護を図るよう
にするプログラムの再ロード方式を提供すること
を目的とする。

本発明では、プログラムが正常に実行されてい
ないことと、プログラムの実行開始から所定時間
が経過していることとの両者が満たされたときに
プログラムの再ロードを行わせることとして前記
した目的を達成する。

以下実施例につき本発明を詳細に説明する。

第１図は揮発性メモリを使用した蓄積プログラ
ム方式の交換機における中央制御装置を示したも
のである。商用電源に接続された電源装置１は商
用電源を整流し中央制御装置の各部に必要な直流
電源を供給している。

今商用電源が長時間に渡り断となり電源装置１
の出力電圧が十分低下したとする。この後時刻t₁
において電源が投入されると（第２図ａ）、電源
のオン状態を検出する検出回路２がこれを検出し
パルス信号B₁（第２図ｂ）を出力する。このパル
ス信号B₁はパルス発生回路３から出力されるパ
ルス信号B₂との論理和をとるOR回路４に供給さ
れる。OR回路４の出力端子はCPU（中央処理装
置）５のリセツト端子RESTに接続されている。
従つて検出回路２が電源のオン状態を検出すると
CPU５はリセツトされ、プログラムを先頭メモ
リ番地から実行することとなる。

メモリ配置の一例を表わした第３図に示すよう
にプログラムの先頭メモリ番号“0000”から所定
の番地、例えばメモリ番地“03FF”まではリー
ドオンメモリ６に書かれている。このプログラム
は不揮発性のバツクアツプ用メモリ装置であるカ
セツトテープ装置７の磁気テープに書かれたプロ
グラムをランダムアクセスメモリ８にロードする
ためのローダプログラムである。すなわちCPU
５が時刻t₂からローダプログラムを実行すると、
カセツトテープ装置７の磁気テープに書かれた交
換用プログラムは入出力ポート９を経てランダム
アクセスメモリ８にロードされる（第３図ｃ）。
この結果例えばメモリ番地“0400”から
“FFFF”までに割り当てられた交換用プログラ
ムが総て書き改められる。

ローダプログラムの書き込みが完了した時刻t₃
において、CPU５は命令を実行する番地をメモ
リ番地“03FF”から“0400”にジヤンプさせる。
そしてこれ以後カセツトテープ装置７によつて書
き改められた交換用プログラムを実行することに
なる。

ところで検出回路２が時刻t₁において電源のオ
ン状態を検出すると、交換機の図示しない操作パ
ネルには交換用プログラムが不動作状態であるこ
とを示す交換用プログラム不動作表示が行われる
（第２図ｆ）。またこの時刻に検出回路２から出力
されるパルス信号B₁は前記したOR回路４と共に
カウンタ回路１１およびラツチ回路１２のクリア
端子CLへも供給され、両回路をイニシヤライズ
させる。これによりラツチ回路１２の出力端子
OUTからはＬ（ロー）レベルの信号Ｇが出力され
る。この結果この信号Ｇとカウンタ回路１１の出
力端子CUTから出力される信号Ｊとの論理積を
とるAND回路１３から出力される信号Ｋはこの
状態でＬレベルに保たれる。従つてこの状態でワ
ンシヨツトマルチバイブレータにより構成されて
いるパルス発生回路３からパルス信号B₂が出力
されることはなく、CPU５は前記したようにプ
ログラムを順次実行していくことになる。交換用
プログラムが実行されているときには、図示しな
いライン回路、トランク、スイツチ等と中央制御
装置との間における情報の授受は入出力ポート１
４により行われる。

時刻t₃において交換用プログラムの不動作表示
が解除され、CPU５は交換用プログラムの実行
を開始する。交換用プログラムには時計が存在
し、交換用プログラムの実行が開始して所定時間
Ｔが経過した時刻t₄において、入出力ポート１５
を経てラツチ回路１２にセツト信号Ｍが出力され
る。これによりラツチ回路１２がセツトされ、カ
ウンタ回路１１より出力される信号ＪがＨレベル
となることを条件に交換用プログラムの再ロード
が可能となる。

さて交換用プログラムの中にはプログラムの異
常動作を検出する目的で、一定時間毎に入出力ポ
ート１６をアクセスするプログラムが組み込まれ
ている。従つて交換用プログラムが正常に動作し
ているときは、入出力ポート１６からカウンタ回
路１１へ一定時間毎にクリア信号Ｎが供給され
る。

第４図はカウンタ回路１１の具体例を示したも
のである。この回路では各Ｄ−Ｆ・Ｆ
（DelayedF・Ｆ）１１Ａ〜１１Ｃの出力端子を
そのＤ−Ｆ・Ｆの入力端子Ｄに接続すると共に第
１段および第２段のＤ−Ｆ・Ｆ１１Ａ，１１Ｂの
出力端子を後段のクロツク入力端子CPに接続
している。そして第３段のＤ−Ｆ・Ｆ１１Ｃの出
力端子から出力される信号の論理をインバータ
１１Ｄにより反転し、出力端子OUTから信号Ｊ
を取り出している。このカウンタ回路の第１段の
Ｄ−Ｆ・Ｆ１１Ａのクロツクパルス入力端子CP
にはクロツクパルス供給源１７（第１図）から
0.2ｍsecの周期をもつクロツクパルスＰが供給さ
れている。また各Ｄ−Ｆ・Ｆ１１Ａ〜１１Ｃのリ
セツト端子Ｒにはクリア信号Ｎおよび電源投入時
に発生するパルス信号B₁が供給される。

交換用プログラムが正常に動作しているとき、
0.1ｍsecの周期をもつクリア信号Ｎがカウンタ回
路１１に供給されるとすると、カウンタ回路１１
はフルカウントを行う前にその計数値を常にクリ
アされる。従つてこの状態ではカウンタ回路１１
の出力端子OUTから出力される信号Ｊは常にＬ
レベルの状態にあり、AND回路１３から出力さ
れる信号Ｋも常にＬレベルに保たれ、パルス発生
回路３は動作しない。

ところで商用電源が短い時間断となり電源装置
１の出力電圧がある程度低下したり、電源装置１
を介して中央制御装置に突発的に雑音が混入する
と、ランダムアクセスメモリ８内に記憶されたプ
ログラムが一部破損する場合がある。このような
場合例えば暴走を起してCPU５による交換用プ
ログラムの実行は実質的に停止する（第２図ｄ）。
この状態では入出力ポート１６からカウンタ回路
１１へ一定周期のクリア信号Ｎが到来しなくな
る。

この状態になるとカウンタ回路１１から出力さ
れる信号ＪはＨ（ハイ）レベルに変化する。そし
てこの時点が交換用プログラムの動作開始となつ
てから時間Ｔを経過した時刻t₄以後の時刻t₅であ
ればラツチ回路１２から出力される信号ＧはＨレ
ベルとなつているから、その時刻にADN回路１
３から出力される信号ＫはＨレベルに変化する。
これにより交換用プログラムの不動作表示が行わ
れ（同図ｆ）、またパルス発生回路３からパルス
信号B₂が発生する（第２図ｂ）。このパルス信号
B₂はOR回路４を経て中央制御装置５のリセツト
端子Ｒに供給される。これにより中央処理装置５
は前記したと同様にプログラムの再ロードを行う
（第２図ｃ）。この結果プログラムの再ロードが終
了した時刻t₆において再び交換用プログラムの実
行が開始する（第２図ｄ）。

さてこのときランダムアクセスメモリ８内のメ
モリ素子の一部が破損（素子自体の破損）してい
たとすると、時間Ｔを経過する以前の時刻t₇にお
いて交換用プログラムの動作が停止しこれにより
交換用プログラム不動作表示が行われる場合があ
る（第２図ｆ）。このような場合にはプログラム
の動作開始から時間Ｔが経過する前であるからラ
ツチ回路１２はセツトされず従つてプログラムの
再ロードが禁止されることになる。これはこのよ
うな場合にもプログラムの再ロードを行わせる
と、短時間の間に再ロードが多数回繰り返され、
一般に1000〜3000パス程度であるカセツトテープ
の寿命を大幅に縮めてしまう危険性があるからで
ある。この再ロード禁止時間に交換用プログラム
が停止した場合には、図示しない手動スイツチ等
を用いて中央処理装置５をリセツトするまでの
間、重障害表示としての交換用プログラム不動作
表示が断続して行われることとなる。

このように本発明によれば揮発性メモリに書か
れたプログラムの異常を検出するとリセツト信号
が発生されるので、単に電源が断となつた場合の
みならず何らかの原因でプログラムが破損した場
合にも、システムプログラムの再ロードの要求が
行われ、様々な原因によるプログラムの破壊に対
処でき得る。また、ロードされたシステムプログ
ラムの実行が行われる迄は、プログラム中央手段
からリセツト信号が出力されても再ロードを禁止
するので、再ロードの繰返しを防止してバツクア
ツプ用メモリ装置の保護を図ることができる。

【図面の簡単な説明】

図面は本発明の一実施例を説明するためのもの
で、第１図は交換装置における中央制御装置のブ
ロツク図、第２図はこの中央制御装置の各部の動
作を説明するための波形図、第３図はメモリの配
置例を示した配置図、第４図は中央制御装置に用
いられるカウンタ回路のブロツク図である。 ７……カセツトテープ装置、８……ランダムア
クセスメモリ、１１……カウンタ。

Claims (1)

1. 【特許請求の範囲】 １ バツクアツプ用メモリ装置に記憶されている
   システムプログラムをローダプログラムに従がい
   ロードして揮発性メモリに記憶させた蓄積プログ
   ラムによりCPUを制御する電子装置であつて、
   前記システムプログラムを再ロードさせるプログ
   ラム再ロード方式において、 リセツト端子を有し、リセツトパルスに応じリ
   セツト動作を行なうCPUと、 電源回路の起動を検出し、初期リセツトを行な
   う初期リセツト手段と、 前記揮発性メモリに記憶されたプログラムが正
   常に動作しているか否かを周期的に検出し、正常
   に動作していないことが検出された場合には、前
   記リセツトパルスに相当するリセツト信号を発生
   する動作を行なうプログラム監視手段と、 前記ローダプログラムの実行後であつて、前記
   システムプログラムの前記揮発性メモリロードの
   終了後、このシステムプログラムの実行が行なわ
   れる迄、前記プログラム監視手段の動作を停止す
   る手段とを具備し、 前記プログラム監視手段の動作を規制し、前記
   再ロード動作が不要に行なわれることを防止した
   ことを特徴とするプログラム再ロード方式。