JPH06250866A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】電源投入時やリセット時における装置の自己診
断において発生したメモリエラーに対して、自動的にメ
モリエラーを解除する初期化を行う。 【構成】自動初期化スイッチにより処理装置に対してパ
リティエラー発生時にパリティビット付ＲＡＭを自動的
に初期化する要求信号を出力する電源バックアップされ
た自動初期化信号出力回路を設け、電源投入時のパリテ
ィチェックによりパリティエラーが発生したときに、自
動初期化信号出力回路からパリティビット付ＲＡＭを自
動的に初期化する要求信号が出力されていたときには、
自動的にパリティビット付ＲＡＭを初期化して改めてパ
リティチェックビットを生成して記憶し、再びパリティ
チェックを行い、このパリティチェックでパリティエラ
ーが発生していなければ通常のプログラム処理を行うも
の。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、情報処理装置に設け
られたメモリの点検、例えばパリティチェック等を行う
メモリ制御装置に関する。

【０００２】

【従来の技術】一般に情報処理装置では、電源投入時又
はリセット時に、この情報処理装置を構成するＣＰＵ
（central processing unit ）、ＲＯＭ（read only me
mory）、ＲＡＭ（random access memory）、Ｉ／Ｏ（in
put/output）ポート等の自己診断を実施し、この自己診
断により正常と判断できた場合に、アプリケーションプ
ログラム等を起動させて、通常の業務処理を行なえるよ
うにしていた。

【０００３】例えば、自己診断として、ＲＯＭのチェッ
クサム検定、ＲＡＭのライト（書込み）／リード（読取
り）／コンペア（比較）による正否検定、あるいは電源
バックアップされたパリティビット付ＲＡＭのパリティ
エラーチェック、停電時間の長短による瞬間停電／長期
停電の判定等がある。

【０００４】なお、電源バックアップされたパリティビ
ット付ＲＡＭ（以下単に、ＲＡＭと称する）には、停電
があっても停電時間が短ければ情報処理装置を停電前の
状態から継続して動作させるため、停電前の情報処理装
置の状態及びデータが記憶され、また、バッテリーとし
ての電池やコンデンサ等に蓄積された電気にて前記ＲＡ
Ｍを電源バックアップする回路が設けられており、停電
時にも前記ＲＡＭの前述したメモリ内容が保存されるよ
うになっている。

【０００５】また、前記ＲＡＭにはパリティチェックビ
ットが、前記ＲＡＭの番地毎のビット長（例えば８ビッ
ト、１６ビット、３２ビット等）に対して１ビット形成
（割付）されている。この各１ビットからなるパリティ
チェックビットは、その番地へのデータの書込みが行わ
れたときに、書き込まれたデータにより算出されて生成
され冗長ビットとして書込まれる（記憶される）。

【０００６】パリティチェックは、ＲＡＭに指定された
番地からデータを読取り、各番地の読取時に、そのパリ
ティチェックビットと含めたビットデータの総合計が奇
数又は偶数かで、前記ＲＡＭのメモリ内容が保存されて
いるか又は破壊されているかを判断するものである。

【０００７】しかし、電池やコンデンサの電気容量によ
り電源バックアップできる時間には制限があり、停電時
間が電池やコンデンサによりバックアップできる時間よ
りも長くなった場合や、また停電時に電池を交換した場
合には、電源バックアップする回路から前記ＲＡＭに出
力される電圧が低下してしまうので、前記ＲＡＭのメモ
リ内容が破壊される虞がある。

【０００８】このように前記ＲＡＭのメモリ内容が破壊
されてしまうと、自己診断のパリティエラーチェックで
パリティエラーが発生するが、これはパリティエラーが
発生した番地に何らかの数値（データ）を新たに書込ま
ない限り、すなわち新たにパリティチェックビットを設
定し直さない限り、その番地に対して読取りを行う度
に、パリティエラーが発生する事になる。

【０００９】そこで、パリティエラーが発生した場合に
は、このパリティエラーを解消するために、従来図７に
示すように、処理装置（情報処理装置）１に対して初期
化要求回路を設けていた。

【００１０】この初期化要求回路は、処理装置１の所定
の端子（以下PREQ端子と称する）１ａに、電源（＋５
Ｖ）に接続されたプルアップ抵抗２を接続すると共にス
イッチ３のオフ（ＯＦＦ）端子３ａを接続し、このスイ
ッチ３のオン端子３ｂを開放とし、その固定端子３ｃを
グラウンド（０Ｖ）に接続（接地）して構成されたもの
である。このスイッチ３は、通常図７に示すようにオフ
状態となっており、パリティエラーが発生したときに、
オペレータがオン操作する事になっている。また、処理
装置１は電源投入時又はリセット時に、自己診断におい
て図８に示すＲＡＭテスト処理を行うようになってい
た。まず、PREQ端子１ａの入力電圧がＴＴＬ（transist
or-transistor logic ）レベルにおけるハイレベルか否
かを判断する。

【００１１】PREQ端子１ａの入力電圧がハイレベルでな
いならば、すなわちローレベルならば、ステップ１（Ｓ
Ｔ１）の処理として、ＲＡＭの指定された番地から読取
られていないメモリ内容（ビットデータ）を読取る（リ
ードする）。この読取りにより得たその番地のビットデ
ータの総合計が奇数か又は偶数かにより、パリティエラ
ーが発生したか否かを判断する。パリティエラーが発生
していれば、処理装置に設けられた表示器（図示せず）
に「ＲＡＭエリアにパリティエラー有り」を表示出力し
て、プログラムが停止するようになっている。また、パ
リティエラー発生していなければ、全てのＲＡＭのエリ
アに対するメモリ内容の読取り（メモリリード）が終了
したか否かを判断する。

【００１２】この判断で、まだ全てのＲＡＭのエリアに
対するメモリリードが終了していなければ、再び前述の
ステップ１の処理に戻るようになっている。また、全て
のＲＡＭのエリアに対するメモリリードが終了したなら
ば、表示器に「ＲＡＭエリアにパリティエラー無し」を
表示出力して、通常のアプリケーションプログラムを起
動させる等のプログラム処理を行うようになっている。

【００１３】また、PREQ端子１ａの入力電圧がハイレベ
ルならば、ＲＡＭの指定された番地から予め設定された
初期値（例えば数値「０」）を書込む処理を行い、この
初期値の書込み処理を、全てのＲＡＭのエリアに対する
初期値の書込みが終了するまで行う。全てのＲＡＭのエ
リアに対する初期値の書込みが終了すると、プログラム
が停止するようになっている。

【００１４】上述したように処理装置１でＲＡＭテスト
処理が行われるので、まず、電源投入時にスイッチ３が
オフ状態であるから、PREQ端子３ａの入力電圧はローレ
ベルであり、指定されたＲＡＭの番地からメモリリード
が行われ、パリティチェックが行われる。

【００１５】全てのＲＡＭのエリアにおけるメモリリー
ドでパリティエラーが発生しなければ、表示器に「ＲＡ
Ｍエリアにパリティエラー無し」と表示されて、通常の
アプリケーションプログラムを起動させる等のプログラ
ム処理が行われる。しかし、ＲＡＭのある番地でパリテ
ィエラーが発生すると、表示器に「ＲＡＭエリアにパリ
ティエラー有り」と表示されて、プログラムが停止す
る。そこでオペレータは、パリティエラーを解除するた
めに、一度電源を断にしてからスイッチ３をオン操作
し、再び電源を投入する。

【００１６】すると、今度はPREQ端子３ａの入力電圧が
ハイレベルとなっているので、全てのＲＡＭのエリアに
対して初期値（例えば数値「０」）が書込まれて、ＲＡ
Ｍの初期化が行われる。このとき、この書込みにより、
ＲＡＭにはパリティチェックビットが新たに生成されて
書込まれる（記憶される）。そして、このＲＡＭの初期
化が終了すると、プログラムが停止する。オペレータは
ＲＡＭの初期化が終了した時間を見計らい、再び電源を
断にしてからスイッチ３をオフ状態にし、電源を投入す
る。

【００１７】すると、PREQ端子３ａの入力電圧がローレ
ベルとなり、指定されたＲＡＭの番地からのメモリリー
ドが行われ、パリティチェックが行われるが、パリティ
チェックビットを生成したばかりなので、ＲＡＭについ
ての物理的破壊が生じていない限り、上述した瞬間的な
停電ではパリティエラーが発生する可能性はない。従っ
て、全てのＲＡＭのエリアにおけるメモリリードでパリ
ティエラーが発生しないため、表示器に「ＲＡＭエリア
にパリティエラー無し」と表示されて、通常のプログラ
ム処理が実行される。

【００１８】

【発明が解決しようとする課題】上述したように、従来
の処理装置のメモリ制御（ＲＡＭのチェックと初期化と
を行う制御）においては、パリティチェックにおいてパ
リティエラーが発生すると、一度電源を断にしてからス
イッチ３をオン操作して、再び電源を投入し、さらにＲ
ＡＭの初期化が終了した時間を見計らい、再び電源を断
にしてからスイッチ３をオフ状態にして、再び電源を投
入するという操作を、オペレータが行わなければならな
かった。すなわちオペレータは、パリティエラーが発生
した時にはＲＡＭを初期化する操作をしなければなら
ず、この操作が面倒で操作性が悪いという問題があっ
た。

【００１９】また、オペレータが操作に熟知していない
場合には、パリティエラーに対して、エラー解除を行う
ことができず、処理装置を起動させることができないと
いう問題があった。

【００２０】そこでこの発明は、電源投入時やリセット
時における装置の自己診断において発生したパリティエ
ラー等のメモリのエラーに対して、自動的にメモリのエ
ラーを解除する初期化を行う事ができるメモリ制御装置
を提供することを目的とする。

【００２１】

【課題を解決するための手段】この発明は、情報処理装
置の電源投入時又はリセット時に、情報処理装置に設け
られたメモリの全体又は分割された複数の領域毎に、予
め設定された点検用データに基づいて前回までの記憶内
容が正確に記憶保持されているか否かの点検を行う点検
手段と、自動的に初期化するか否かの設定を行う設定手
段と、点検手段によりメモリに記憶内容が正確に記憶保
持されていないと確認されたときに、設定手段により自
動初期化が設定されている場合には、メモリの全体又は
該当する領域に対する点検用データを再設定するための
初期化を行う初期化手段とを設けたものである。

【００２２】

【作用】このような構成の本発明において、点検手段に
より、予め設定された点検用データに基づいてメモリに
前回までの記憶内容が正確に記憶保持されているか否か
が点検される。また設定手段により、自動的に初期化す
るか否かが設定されれる。

【００２３】点検手段によりメモリに前回までの記憶内
容が正確に記憶保持されていないと確認されたときに、
設定手段により自動初期化が設定されている場合には、
初期化手段により、メモリの全体又は該当する領域に対
して点検用データを再設定する初期化が行われる。

【００２４】

【実施例】以下、この発明の一実施例を図面を参照して
説明する。なおこの実施例はこの発明を処理装置に適用
したもので、図１は前記処理装置１０の要部回路構成を
示す図である。

【００２５】前記処理装置１０は、制御部本体を構成す
るＣＰＵ（central processingunit）１１と、このＣＰ
Ｕ１１が行う処理のプログラムデータが記憶されたＲＯ
Ｍ（read only memory）１２と、前記ＣＰＵ１１が処理
を行う時に使用する各種メモリのエリアが形成されたＲ
ＡＭ（random access memory）１３と、電源バックアッ
プされ、前記ＣＰＵ１１が行う処理において発生したデ
ータ等が記憶保持されるパリティビット付ＲＡＭ１４
と、作成されたプログラムデータ等を停電時にも記憶保
持するＥＥＰＲＯＭ（electrically erasable programm
able read only memory ）１５と、表示器１６と、この
表示器１６を制御する表示コントローラ１７と、各種周
辺装置等と接続されるＩ／Ｏ（input/output）ポート１
８等とから構成されている。

【００２６】なお、前記ＣＰＵ１１はシステムバス１９
を介して、前記ＲＯＭ１２、前記ＲＡＭ１４、前記パリ
ティビット付ＲＡＭ１４、前記ＥＥＰＲＯＭ１５、前記
表示コントローラ１７、前記Ｉ／Ｏポート１８と接続さ
れている。図２に、この処理装置１０に独立して設けら
れた初期化要求回路の回路図を示す。

【００２７】初期化要求回路は、電源回路３０及び設定
手段としての自動初期化信号出力回路４０とから構成さ
れており、前記処理装置１０からの電力供給ライン（＋
５Ｖ）２１が、前記電源回路３０を介して初期化要求信
号出力回路４０に接続され、前記処理装置１０の所定の
端子（以下、PREQ端子と称する）２２及び内蔵リセット
スイッチ２３の一端が、前記自動初期化信号出力回路４
０に接続されている。

【００２８】なお、前記内蔵リセットスイッチ２３の他
端は、前記処理装置１０のグラウンド（０Ｖ）に接地さ
れており、この内蔵リセットスイッチ２３がオン制御さ
れると、前記自動初期化信号出力回路４０にローレベル
の信号（ＰＲＳＴ信号）が出力されるようになってい
る。

【００２９】また、オペレータにより直接操作される自
動初期化スイッチ２４及び外部リセットスイッチ２５の
各一端が、それぞれ前記自動初期化信号出力回路４０に
接続され、前記各スイッチ２４，２５の他端は、共にグ
ラウンドに接地されている。従って、前記各スイッチ２
４，２５がオン操作されると、ローレベルの信号がそれ
ぞれ前記自動初期化信号出力回路４０に出力されるよう
になっている。

【００３０】前記電源回路３０は、まず、前記電力供給
ライン２１に、ダイオード３１を前記処理装置１０側に
アノード端子、前記自動初期化信号出力回路４０側にカ
ソード端子を配置して介挿し、前記電力供給ライン２１
を前記自動初期化信号出力回路４０へと接続している。
さらに、このダイオード３１のアノード端子側におい
て、前記電力供給ライン２１とグラウンド間に、前記処
理装置１０のバックアップ電源としての第１の電池３２
と電池交換用の第１のスイッチ３３とからなる直列回路
を接続し、前記ダイオード３１のカソード端子側におい
て、前記電力供給ライン２１とグラウンド間に、前記自
動初期化信号出力回路４０専用のバックアップ電源とし
ての第２の電池３４と電池交換用の第２のスイッチ３５
とからなる直列回路及びコンデンサ３６を接続して構成
されている。

【００３１】なお、前記ダイオード３１は、前記自動初
期化信号出力回路４０への電力供給の専用電池である前
記第２の電池３４からの電力が、前記処理装置１０へ供
給されないように設けたものである。

【００３２】一般に、前記処理装置１０の消費電力と前
記自動初期化信号出力回路４０での停電時での消費電力
は、前記処理装置１０の方が前記自動初期化信号出力回
路４０に比べてかなり大きいため、前記第１の電池３２
に比べて前記第２の電池３４は、比較的電気容量の小さ
いもので十分であり、例えばリチウム電池相当でも良
い。

【００３３】また、前記自動初期化信号出力回路４０へ
は、前記第２の電池３４ばかりでなく、前記第１の電池
３２からも電力供給が行われるので、前記第２のスイッ
チ３５を設けたことにより、前記自動初期化信号出力回
路４０への電力供給を中断する事なく安全に前記第２の
電池３４を交換することができる。

【００３４】さらに、前記自動初期化信号出力回路４０
の消費電力が極めて小さい場合には、前記コンデンサ３
６だけでも十分であり、前記第２の電池３４及び前記第
２のスイッチ３５は設けなくても良い。

【００３５】前記自動初期化信号出力回路４０は、まず
フリップフロップ回路からなる記憶回路４１のデータ入
力端子４１ａに前記自動初期化スイッチ２４の一端が接
続され、そのリセット入力端子４１ｂに前記リセットス
イッチ２５の一端が接続されている。また、前記記憶回
路４１のリセット入力端子４１ｂには、前記処理装置１
０の内蔵リセットスイッチ２３の一端が接続されてお
り、前記処理装置１０からのＰＲＳＴ信号が前記記憶回
路４０へ入力されるようになっている。さらに、前記記
憶回路４１の（反転）出力端子４１ｃは、前記処理装置
１０のPREQ端子２２に接続されている。

【００３６】前記データ入力端子４１ａと前記電力供給
ライン２１間には、第１の抵抗４２と第１の発光ダイオ
ード４３とからなる直列回路が接続され、前記出力端子
４１ｃには、インバータ回路４４の入力端子が接続さ
れ、このインバータ回路４４の出力端子と前記電力供給
ライン２１間には、第２の抵抗４５と第２の発光ダイオ
ード４６とからなる直列回路が接続されて構成されてい
る。

【００３７】なお、前記第１の発光ダイオード４３及び
前記第２の発光ダイオード４６は両方とも設け必要はな
く、例えば前記第１の発光ダイオード４３を省略して、
前記第２の発光ダイオード４６のみを設けても良い。

【００３８】また、前記記憶回路４１は、データ入力端
子４１ａに入力されたローレベルの（トリガ）信号をホ
ールドして、出力端子４１ｃからハイレベルを出力する
ようになっており、リセット入力端子４１ｂがローレベ
ルになるとホールドを解除して出力端子４１ｃをローレ
ベルにするようになっている。図３に、電源投入時に前
記ＣＰＵ１１が行う自己診断処理中のＲＡＭテスト処理
の流れを示す。

【００３９】まず、ステップ１（ＳＴ１）の処理とし
て、指定されたパリティビット付ＲＡＭ１４の番地から
読取られていないメモリ内容（ビットデータ）を読取り
（リード）、次にステップ２（ＳＴ２）の処理として、
この読取りにより得たその番地のパリティチェックビッ
トを含めたビットデータの総合計が奇数か又は偶数かに
よりパリティエラーが発生したか否かを判断する（点検
手段）。

【００４０】この判断で、パリティエラーが発生してい
なければ、全てのパリティビット付ＲＡＭ１４のエリア
に対するメモリ内容の読取り（メモリリード）が終了し
たか否か判断し、全てのパリティビット付ＲＡＭ１４の
エリアに対するメモリリードが終了していなければ、再
び前述のステップ１の処理に戻るようになっている。ま
た、全てのパリティビット付ＲＡＭ１４のエリアに対す
るメモリリードが終了していれば、表示器１６に「ＲＡ
Ｍエリアにパリティエラー無し」と表示出力して、この
ＲＡＭテスト処理を終了して、通常のアプリケーション
プログラムを起動する等のプログラム処理を行うように
なっている。

【００４１】また、前述したステップ２の処理でパリテ
ィエラーが発生したと判断されれば、PREQ端子２２の入
力電圧がハイレベルか否かを判断する。PREQ端子２２の
入力電圧がハイレベルでなければ、表示器１６に「ＲＡ
Ｍエリアにパリティエラー有り」を表示出力して、プロ
グラムが停止するようになっている。また、PREQ端子２
２の入力電圧がハイレベルならば、パリティビット付Ｒ
ＡＭの指定された番地から予め設定された初期値（例え
ば数値「０」）を書込む処理を行い、この初期値の書込
み処理を、全てのパリティビット付ＲＡＭのエリアに対
する初期値の書込みが終了するまで、繰り返し行うよう
になっている（初期化手段）。なお、この書込み処理に
より初期値が書込まれた番地には、書込んだ初期値デー
タにより改めてパリティチェックビットが生成されて記
憶される（書込まれる）事になる。

【００４２】この全てのパリティビット付ＲＡＭのエリ
アに対する初期値の書込みが終了すると、ステップ３
（ＳＴ３）の処理として、パリティビット付ＲＡＭ１４
の指定された番地からメモリリードを行い、このメモリ
リードにより得たその番地のビットデータの総合計が奇
数か又は偶数かによりパリティエラーが発生したか否か
を判断する。ここで、パリティエラーが発生したなら
ば、表示器１６に「ＲＡＭエリアにパリティエラー有
り」を表示出力して、プログラムが停止するようになっ
ている。

【００４３】また、パリティエラーが発生していなけれ
ば、全てのパリティビット付ＲＡＭ１４のエリアに対す
るメモリリードが終了したか否か判断し、全てのパリテ
ィビット付ＲＡＭ１４のエリアに対するメモリリードが
終了していなければ、再び前述のステップ３の処理に戻
るようになっている。

【００４４】そこで、全てのパリティビット付ＲＡＭ１
４のエリアに対するメモリリードが終了していれば、内
蔵リセットスイッチ２３をオン制御して、ＰＲＳＴ信号
（ローレベル信号）を自動初期化信号出力回路４０へ出
力し、表示器１６に「ＲＡＭエリアにパリティエラー無
し」を表示出力して、このＲＡＭテスト処理を終了し
て、通常のプログラム処理を行うようになっている。

【００４５】このような構成の本実施例においては、最
初に電源投入する前に、オペレータは自動初期化スイッ
チ２４をオン操作する。すると、第１の発光ダイオード
４３に電流が流れて点灯し、かつ、自動初期化信号出力
回路４０からハイレベル信号が処理装置１０のPREQ端子
２２に入力されると共に第２の発光ダイオード４６に電
流が流れて点灯する。なお、この各発光ダイオード４
３，４６の点灯によりオペレータは、自動初期化要求信
号が処理装置１０に出力されている事を確認できる。ま
た、オペレータが自動初期化スイッチ２４のオン操作を
解除すると、第１の発光ダイオード４３は消灯する。こ
こで電源投入すると自己診断が行われ、パリティビット
付ＲＡＭ１４について図３に示すＲＡＭテスト処理が行
われる。

【００４６】まずパリティチェックを行い、全てのパリ
ティビット付ＲＡＭのエリアにおいてパリティエラーが
発生しなければ、通常のアプリケーションプログラムを
起動する等のプログラム処理が行われる。

【００４７】パリティエラーが発生すると、PREQ端子２
２の入力電圧がハイレベルか否か判断し、ハイレベルで
あるので自動的に、全てのパリティビット付ＲＡＭ１４
のエリアに対して初期値（例えば数値０）を書込む初期
化が行われる。このとき、初期値の書込みにより、改め
てパリティチェックビットが生成され記憶される。

【００４８】パリティビット付ＲＡＭ１４の初期化が終
了すると、再びパリティチェックを行う。ここでパリテ
ィビット付ＲＡＭ１４が物理的に破壊されていなければ
初期化直後であるため、通常パリティエラーが発生する
可能性はない。従って、パリティエラーが発生しないの
で、自動初期化信号出力回路４０に対して、ＰＲＳＴ信
号を出力し、記憶回路４１のホールドを解除して記憶回
路４１から処理装置１０のPREQ端子２２に入力されてい
るハイレベルの信号をローレベルの信号にリセットす
る。従って各発光ダイオード４６もこの時消灯する。こ
のリセット処理が終了すると、表示器１６に「ＲＡＭエ
リアにパリティエラー無し」と表示して、通常のプログ
ラム処理が行われる。

【００４９】なお、パリティビット付ＲＡＭ１４が物理
的に破壊されていた等の問題により初期化の後でパリテ
ィエラーが発生した場合には、表示器１６に「ＲＡＭエ
リアにパリティエラー有り」と表示して、プログラムが
停止される。

【００５０】このように本実施例によれば、自動初期化
スイッチ２４により処理装置１０に対してパリティエラ
ー発生時にパリティビット付ＲＡＭ１４を自動的に初期
化する要求信号を出力する電源バックアップされた自動
初期化信号出力回路４０を設け、電源投入時のパリティ
チェックによりパリティエラーが発生したときに、自動
初期化信号出力回路４０からパリティビット付ＲＡＭ１
４を自動的に初期化する要求信号が出力されていたとき
には、自動的にパリティビット付ＲＡＭ１４を初期化し
て改めてパリティチェックビットを生成して記憶し、再
びパリティチェックを行い、このパリティチェックでパ
リティエラーが発生していなければ通常のプログラム処
理を行うことにより、パリティエラーに対して自動的に
メモリを初期化する事ができる。従ってオペレータは、
電源バックアップの電池等の電圧降下又は電池交換によ
り発生したパリティエラーに対する解除操作を行う必要
がなく、操作性を向上させる事ができ、オペレータが操
作に熟知していない場合でも、容易に処理装置を起動さ
せる事ができる。

【００５１】他の実施例を図４及び図５に示す。この実
施例では、前述した実施例と要部回路構成が図１及び図
２と同一なので、ここでは回路構成に対する説明は省略
する。なお符号は図１及び図２に示すものと同一であ
る。

【００５２】図４は、パリティビット付ＲＡＭ１４が、
そのメモリ領域的に複数の領域（ブロック）に分割され
てメモリ管理される場合に、前記ＣＰＵ１１が行うＲＡ
Ｍテスト処理の流れを示す。

【００５３】まず、ＲＡＭ１３に形成された変数エリア
ｎに０を設定し、次に、ステップ１（ＳＴ１）の処理と
して変数エリアｎの数値ｎに対して＋１の加算処理を行
い、後述する第ｎブロックＲＡＭテスト処理を行うよう
になっている。

【００５４】この第ｎブロックＲＡＭテスト処理が終了
すると、この第ｎブロックＲＡＭテスト処理において
「パリティエラー発生」を示すデータが設定されている
か又は「パリティエラー発生せず」を示すデータが設定
されているかを確認する。この確認で「パリティエラー
発生」を示すデータが設定されている場合には、第ｎブ
ロックに対する表示として、表示器１６に「ＲＡＭエリ
アにパリティエラー有り」と表示出力する。また、「パ
リティエラー発生せず」を示すデータが設定されている
場合には、第ｎブロックに対する表示として、表示器１
６に「ＲＡＭエリアにパリティエラー無し」と表示出力
する。

【００５５】次に、全てのパリティビット付ＲＡＭ１４
のブロックに対するＲＡＭテスト処理が終了したか否か
を判断し、全てのパリティビット付ＲＡＭ１４のブロッ
クに対するＲＡＭテスト処理が終了していなければ、再
び前述のステップ１の処理に戻るようになっている。

【００５６】また、全てのパリティビット付ＲＡＭ１４
のブロックに対するＲＡＭテスト処理が終了していれ
ば、パリティビット付ＲＡＭ１４のブロックのうちの１
つでもパリティエラーが発生したか否か判断し、１つの
ブロックでもパリティエラーが発生したと判断された場
合には、プログラムが停止するようになっており、全て
のブロックでパリティエラーが発生していないと判断さ
れれば、内蔵リセットスイッチ２３をオン制御して、Ｐ
ＲＳＴ信号（ローレベル信号）を自動初期化信号出力回
路４０へ出力し、通常のアプリケーションプログラムを
起動させる等のプログラム処理を行うようになってい
る。図５に、第ｎブロックＲＡＭテスト処理の流れを示
す。

【００５７】まず、ステップ２（ＳＴ２）の処理とし
て、パリティビット付ＲＡＭ１４の第ｎブロックの指定
された番地からメモリリードを行い、次にステップ３
（ＳＴ３）の処理として、このメモリリードにより得た
その番地のビットデータの総合計が奇数か又は偶数によ
り、パリティエラーが発生したか否かを判断する（点検
手段）。

【００５８】この判断で、パリティエラーが発生してい
なければ、パリティビット付ＲＡＭ１４の第ｎブロック
の全てのエリアに対するメモリリードが終了したか否か
判断し、第ｎブロックの全てのエリアに対するメモリリ
ードが終了していなければ、再び前述のステップ２の処
理に戻るようになっている。また、第ｎブロックの全て
のエリアに対するメモリリードが終了していれば、ＲＡ
Ｍ１３に「パリティエラー発生せず」を示すデータを設
定して、この第ｎブロックＲＡＭテスト処理を終了する
ようになっている。

【００５９】また、前述したステップ３の処理でパリテ
ィエラーが発生したと判断されれば、PREQ端子２２の入
力電圧がハイレベルか否かを判断する。PREQ端子２２の
入力電圧がハイレベルでなければ、ＲＡＭ１３に「パリ
ティエラー発生」を示すデータを設定して、この第ｎブ
ロックＲＡＭテスト処理を終了するようになっている。
また、PREQ端子２２の入力電圧がハイレベルならば、第
ｎブロックの指定された番地から予め設定された初期値
（例えば数値「０」）を書込む処理を行い、この初期値
の書込み処理を、全ての第ｎブロックのエリアに対する
書込みが終了するまで、繰り返し行うようになっている
（初期化手段）。なお、この書込み処理により初期値が
書込まれた番地には、書込んだ初期値データにより改め
てパリティチェックビットが生成されて記憶される（書
込まれる）。

【００６０】この第ｎブロックの全てのエリアに対する
初期値の書込みが終了すると、ステップ４（ＳＴ４）の
処理として、第ｎブロックの指定された番地からメモリ
リードを行う。このメモリリードにより得たその番地の
ビットデータの総合計が奇数か又は偶数かにより、パリ
ティエラーが発生したか否かを判断する。ここでパリテ
ィエラーが発生したならば、ＲＡＭ１３に「パリティエ
ラー発生」を示すデータを設定して、この第ｎブロック
ＲＡＭテスト処理を終了するようになっている。

【００６１】またパリティエラーが発生していなけれ
ば、第ｎブロックの全てのエリアに対するメモリリード
が終了したか否か判断し、第ｎブロックの全てのエリア
に対するメモリリードが終了していなければ、再び前述
ステップ４の処理に戻るようになっている。

【００６２】そこで、第ｎブロックの全てのエリアに対
するメモリリードが終了していれば、ＲＡＭ１３に「パ
リティエラー発生せず」を示すデータを設定して、この
第ｎブロックＲＡＭテスト処理を終了するようになって
いる。

【００６３】このような構成の本実施例においては、自
動初期化スイッチ２４をオン操作してから電源投入すれ
ば、パリティビット付ＲＡＭ１４のメモリ領域的に複数
に分割された各ブロック毎にパリティチェックが行わ
れ、パリティエラーが発生したときには、パリティエラ
ーが発生したブロックのみが自動的に初期化され、その
ブロックのパリティチェックビットのみが改めて生成さ
れ記憶される。

【００６４】このように本実施例によれば、上述した実
施例と同様な効果を得ることができると共に、さらに、
パリティエラーが発生したブロックのみを自動的に初期
化してパリティチェックビットが改めて生成されて記憶
されるので、パリティエラーが発生したときにも、前回
までのデータを可能な限りそのまま記憶保持するという
効果を得ることができる。

【００６５】なお、この実施例においては、パリティビ
ット付ＲＡＭ１４をメモリ領域的に複数のブロックに分
割したものについて説明したが、この発明はこれに限定
されるものではなく、例えばパリティビット付ＲＡＭの
ＩＣ（integrated circuit）のチップ（パッケージ）が
複数設けられている場合に、この各チップをそれぞれ１
つのブロックとして、各チップ毎にパリティチェックす
るものでも良いし、さらに各チップをそれぞれ複数のブ
ロックに分割したものについても適用できるものであ
る。

【００６６】さらに、他の実施例を図６に示す。この実
施例では、最初に説明した実施例における自動初期化信
号出力回路４０を改良したもので、他の回路構成につい
ては同一であり、同一の構成については同一符号を付し
説明は省略する。またこの実施例のＲＡＭテスト処理
は、図３に示すＲＡＭテスト処理を使用しても良いもの
であり、また図４及び図５に示すＲＡＭテスト処理を使
用しても良いものである。

【００６７】図６に、処理装置１０に独立して設けられ
た初期化要求回路の回路図を示す。自動初期化信号出力
回路５０には、前記処理装置１０からの電力供給ライン
２１が電源回路３０を介して入力されるようになってお
り、また、オペレータにより直接操作されるリセットス
イッチ２５及マニュアルスイッチ２６並びにオペレータ
の操作により自動的にオン制御される連動スイッチ２７
の各一端が、それぞれ前記自動初期化信号出力回路５０
に接続され、前記各スイッチ２５，２６，２７の他端
は、共に前記処理装置１０のグラウンド（０Ｖ）に接地
されている。従って、前記各スイッチ２５，２６，２７
がオン操作されるか又はオン制御されると、ローレベル
の信号がそれぞれ前記自動初期化信号出力回路５０に出
力されるようになっている。

【００６８】なお、前記連動スイッチ２７としては、例
えば、オペレータが第１の電池３２を交換する時に操作
する第１のスイッチ３３のオフ操作等に連動してオン制
御されるものである。

【００６９】前記自動初期化信号出力回路５０は、まず
フリップフロップ回路からなる第１の記憶回路５１及び
第２の記憶回路５２のそれぞれのデータ入力端子５１ａ
及び５２ａに、前記マニュアルスイッチ２６及び前記連
動スイッチ２７の一端が接続され、前記各記憶回路５
１，５２の各リセット入力端子５１ｂ，５２ｂには、共
に前記リセットスイッチ２５の一端が接続されている。
また、前記各記憶回路５１，５２の各リセット入力端子
５１ｂ，５２ｂには、共に前記処理装置１０の内蔵リセ
ットスイッチ２３の一端が接続されており、前記処理装
置１０からＰＲＳＴ信号が各記憶回路５１，５２へ同時
に入力されるようになっている。さらに、前記各記憶回
路の各（反転）出力端子５１ｃ，５２ｃは、それぞれオ
ア（ＯＲ）回路５３の２つの入力端子に接続され、この
オア回路５３の出力端子は、前記処理装置１０のPREQ端
子２２に接続されている。

【００７０】前記各データ入力端子５１ａ，５２ａ間
に、互いにアノード端子どうしを接続した逆流防止用の
ダイオード５４，５５を接続し、この各ダイオード５
４，５５のアノード端子どうしの接続点と前記電力供給
ライン２１間には、第１の抵抗５６と第１の発光ダイオ
ード５７とからなる直列回路が接続され、前記オア回路
５３の出力端子には、インバータ回路５８の入力端子が
接続され、このインバータ回路５８の出力端子と前記電
力供給ライン２１間には、第２の抵抗５９と第２の発光
ダイオード６０とからなる直列回路が接続されて構成さ
れている。

【００７１】このような構成の本実施例においては、マ
ニュアルスイッチ２６をオン操作するか又は、例えば第
１の電池３２を交換するために第１のスイッチ３３をオ
フ操作することにより、連動スイッチ２７がオン制御さ
れた後、電源を投入すると、パリティビット付ＲＡＭ１
４の全体又はメモリ領域的に複数に分割された各ブロッ
ク毎に、パリティチェックが行われ、パリティエラーが
発生したときには、パリティビット付ＲＡＭ１４の全体
又はパリティエラーが発生したブロックのみが、自動的
に初期化され、改めてパリティチェックビットが生成さ
れ記憶される。

【００７２】このように本実施例によれば、上述した実
施例と同様な効果を得ることができると共に、さらにパ
リティビット付ＲＡＭ１４のメモリ内容が破壊される虞
のある操作に連動してオン制御される連動スイッチ２７
を設け、この連動スイッチ２７のオン制御により処理装
置１０に初期化要求の信号を出力することにより、マニ
ュアルスイッチ２６のオン操作を忘れても、予測される
パリティエラーの発生に対して、自動的にパリティビッ
ト付ＲＡＭを初期化して改めてパリティチェックビット
を生成して記憶するという効果を得ることができる。

【００７３】なお、上述したいずれの実施例において
も、パリティビット付ＲＡＭに関するパリティエラーに
ついて説明したが、この発明はこれに限定されるもので
はなく、一般的なメモリのエラーについて適用できるも
のであり、例えば、ＲＯＭのチェックサムエラーについ
ても適用できるものである。すなわち、ＲＯＭ空間の番
地毎にデータの総合計としてのチェックサム値をＲＡＭ
等のメモリに記憶し、電源投入時の自己診断において、
ＲＡＭ等のメモリのチェックの後、ＲＯＭ空間の番地毎
にチェックサム値を改めて算出し、この算出されたチェ
ックサム値と前回メモリに記憶したチェックサム値とを
比較して、ＲＯＭのメモリ内容が破壊されていないか否
かを判断するものである。しかし、装置の機能をバージ
ョンアップする時には、ＲＯＭを交換する場合があり、
このようなとき、上述したようにチェックサムエラーが
発生する事になる。このような場合には、オペレータは
チェックサム値の設定変更操作をする必要があるが、こ
の発明を適用すれば、自動的にメモリ（ＲＡＭ）のチェ
ックサム値を初期化することにより、ＲＯＭの交換にお
けるチェックサム値の設定変更が自動的にできる。従っ
て、バージョンアップ時に、オペレータのＲＯＭのチェ
ックサム値の設定変更操作をする必要がなくなり、操作
性を向上させることができる。

【００７４】

【発明の効果】以上詳述したようにこの発明によれば、
電源投入時やリセット時における装置の自己診断におい
て発生したパリティエラー等のメモリのエラーに対し
て、自動的にメモリのエラーを解除する初期化を行う事
ができるメモリ制御装置を提供できる。

【図面の簡単な説明】

【図１】この発明の一実施例の要部回路構成を示すブロ
ック図。

【図２】同実施例の初期化要求回路を示す回路図。

【図３】同実施例のＲＡＭテスト処理の流れを示す図。

【図４】他の実施例のＲＡＭテスト処理の流れを示す
図。

【図５】図４のＲＡＭテスト処理中の第ｎブロックＲＡ
Ｍテスト処理の流れを示す図。

【図６】他の実施例の初期化要求回路を示す回路図。

【図７】従来例の初期化要求回路を示す回路図。

【図８】従来例のＲＡＭテスト処理の流れを示す図。

【符号の説明】

１０…処理装置、１１…ＣＰＵ、１４…パリティビット
ＲＡＭ、１６…表示器、２４…自動初期化スイッチ、４
０…自動初期化信号出力回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 情報処理装置の電源投入時又はリセット
   時に、前記情報処理装置に設けられたメモリの全体又は
   分割された複数の領域毎に、予め設定された点検用デー
   タに基づいて前回までの記憶内容が正確に記憶保持され
   ているか否かの点検を行う点検手段と、自動的に初期化
   するか否かの設定を行う設定手段と、前記点検手段によ
   り前記メモリに前記記憶内容が正確に記憶保持されてい
   ないと確認されたときに、前記設定手段により自動初期
   化が設定されている場合には、前記メモリの全体又は該
   当する領域に対する前記点検用データを再設定するため
   の初期化を行う初期化手段とを設けたことを特徴とする
   メモリ制御装置。