JP2583266B2 - エンジン制御方法、及び、エンジン制御装置 - Google Patents
エンジン制御方法、及び、エンジン制御装置Info
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- JP2583266B2 JP2583266B2 JP63014707A JP1470788A JP2583266B2 JP 2583266 B2 JP2583266 B2 JP 2583266B2 JP 63014707 A JP63014707 A JP 63014707A JP 1470788 A JP1470788 A JP 1470788A JP 2583266 B2 JP2583266 B2 JP 2583266B2
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- Japan
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- cpu
- ram
- backup device
- signal
- engine
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエンジン制御装置に係り、特にCPUバツクア
ツプの誤作動を防止し得る制御方法、及び制御装置に関
するものである。
ツプの誤作動を防止し得る制御方法、及び制御装置に関
するものである。
従来、エンジン制御用のCPUが正常に動作しない場
合、必要最低限の走行を確保するため、特願昭59−1423
66号記載の様に、サブCPU等を用いたバツクアツプ装置
を用いた装置が公知である。一方、装置に印加される電
圧が低下した時、RAMに記憶されたデータを確保する方
法としては、特願昭61−99486号記載のように、必要な
データを退避させた後、RAMをスタンバイ状態にし、CPU
にリセツトをかける技術がある。
合、必要最低限の走行を確保するため、特願昭59−1423
66号記載の様に、サブCPU等を用いたバツクアツプ装置
を用いた装置が公知である。一方、装置に印加される電
圧が低下した時、RAMに記憶されたデータを確保する方
法としては、特願昭61−99486号記載のように、必要な
データを退避させた後、RAMをスタンバイ状態にし、CPU
にリセツトをかける技術がある。
上記従来技術で、各々の目的（CPU異常の際の最低限
走行、及び、低電圧時のデータ保存）は達成し得るが、
上記２つの技術を組み合わせた時、CPUが正常でもCPUバ
ツクアツプに切換る虞れがあるという問題があつた。
走行、及び、低電圧時のデータ保存）は達成し得るが、
上記２つの技術を組み合わせた時、CPUが正常でもCPUバ
ツクアツプに切換る虞れがあるという問題があつた。
本発明の目的はエンジン制御用のCPUが正常な時に、
制御状態がCPUバツクアツプに切換わるという誤作動を
防止し得る制御方法及び同装置を提供することにある。
制御状態がCPUバツクアツプに切換わるという誤作動を
防止し得る制御方法及び同装置を提供することにある。
上記目的は、RAMバツクアツプ装置にて低電圧を検出
した時は、CPUバツクアツプ装置の動作を停止させるこ
とにより、達成される。
した時は、CPUバツクアツプ装置の動作を停止させるこ
とにより、達成される。
RAMバツクアツプ装置にて低電圧を検出した場合、そ
の検出信号を、CPUバツクアツプ装置をリセツトするリ
セツト回路に送り、該CPUバツクアツプ装置をリセツト
することにより、CPUの異常検出は行なわれなくなり、C
PUバツクアツプに切換わるという誤作動はなくなる。
の検出信号を、CPUバツクアツプ装置をリセツトするリ
セツト回路に送り、該CPUバツクアツプ装置をリセツト
することにより、CPUの異常検出は行なわれなくなり、C
PUバツクアツプに切換わるという誤作動はなくなる。
以下、本発明の一実施例について図面を用いて説明す
る。
る。
第１図は本発明の概要を示すブロツク図である。１は
エンジンの回転軸に連結された回転検出器である。２
は、上記回転検出器１から発生する回転信号1aを取り込
み、また、制御信号2aを出力するI/O（Input/Output）
である。このI/O 2で取り込んだ回転信号1a等の各種入
力信号を基準に最適の燃料噴射量や点火時期をCPU（Cen
tral Processing Unit）３で演算する。４はこの演算処
理するためのプログラムが記憶されているROM（Read On
ly Memory）で、５は演算結果や演算に必要な各種デー
タを記憶し、書き込み及び読み出し可能なメモリRAM（R
andam Access Memory）である。これらI/O 2,CPU3,ROM
4,RAM5は各々、データバス12とアドレスバス13とにより
接続されており、いずれか１つでも異常があると、CPU3
は正常な動作ができなくなる構成となつている。
エンジンの回転軸に連結された回転検出器である。２
は、上記回転検出器１から発生する回転信号1aを取り込
み、また、制御信号2aを出力するI/O（Input/Output）
である。このI/O 2で取り込んだ回転信号1a等の各種入
力信号を基準に最適の燃料噴射量や点火時期をCPU（Cen
tral Processing Unit）３で演算する。４はこの演算処
理するためのプログラムが記憶されているROM（Read On
ly Memory）で、５は演算結果や演算に必要な各種デー
タを記憶し、書き込み及び読み出し可能なメモリRAM（R
andam Access Memory）である。これらI/O 2,CPU3,ROM
4,RAM5は各々、データバス12とアドレスバス13とにより
接続されており、いずれか１つでも異常があると、CPU3
は正常な動作ができなくなる構成となつている。
上記CPU3の正常動作を監視するため、一定周期毎（例
えば10ms毎）に反転するＰ−Rum（Program Run）信号3a
をCPU3（あるいはI/O 2）からCPUリセツト回路８へ出力
する。上記のCPU3が正常な時、CPUリセツト信号8a（Low
でCPUリセツト）はHighレベル一定の信号を出力する
が、CPU3異常時、Ｐ−Run信号3aを一定周期毎に反転で
きなくなるため、CPUリセツト回路８からは、例えば100
ms間Low（CPUリセツト）後100ms間HighのパルスがCPUリ
セツト信号8aとして繰り返し出力される。
えば10ms毎）に反転するＰ−Rum（Program Run）信号3a
をCPU3（あるいはI/O 2）からCPUリセツト回路８へ出力
する。上記のCPU3が正常な時、CPUリセツト信号8a（Low
でCPUリセツト）はHighレベル一定の信号を出力する
が、CPU3異常時、Ｐ−Run信号3aを一定周期毎に反転で
きなくなるため、CPUリセツト回路８からは、例えば100
ms間Low（CPUリセツト）後100ms間HighのパルスがCPUリ
セツト信号8aとして繰り返し出力される。
10はCPUバツクアツプ装置であり、上記CPUリセツト信
号8aを監視し、CPU3の異常を検出する。すなわち、CPU3
異常時に発生するCPUリセツト信号8aのパルスの立下り
をカウントし、異常を判定する。判定方法にはカウント
値が所定回数（例えば10回）に達した時異常とする方法
と、所定時間内のカウント値が所定回数（例えば１秒間
に４回）に達した時判定する方法とがある。
号8aを監視し、CPU3の異常を検出する。すなわち、CPU3
異常時に発生するCPUリセツト信号8aのパルスの立下り
をカウントし、異常を判定する。判定方法にはカウント
値が所定回数（例えば10回）に達した時異常とする方法
と、所定時間内のカウント値が所定回数（例えば１秒間
に４回）に達した時判定する方法とがある。
CPU3が正常な時は、CPU3で演算した結果を制御信号2a
としてI/O 2から出力し、切換装置６を介して、アクチ
ユエータ７に伝えられるが、CPU3が異常な時は、CPUバ
ツクアツプ装置10が異常検出を行ない、アクチユエータ
７に送る信号をバツクアツプのものに切換える。異常検
出後、切換信号10b（High時バツクアツプ）がLowからHi
ghに切換わり、アクチユエータ７に加えられる信号はCP
Uバツクアツプ装置10から出力されるバツクアツプ信号1
0aに切換わる。
としてI/O 2から出力し、切換装置６を介して、アクチ
ユエータ７に伝えられるが、CPU3が異常な時は、CPUバ
ツクアツプ装置10が異常検出を行ない、アクチユエータ
７に送る信号をバツクアツプのものに切換える。異常検
出後、切換信号10b（High時バツクアツプ）がLowからHi
ghに切換わり、アクチユエータ７に加えられる信号はCP
Uバツクアツプ装置10から出力されるバツクアツプ信号1
0aに切換わる。
一方、14はバツテリであり、通常12V程度の電圧があ
る。15は定電圧回路であり、CPU3,I/O 2,ROM4等々の各
種ICへの電源電圧を供給する。前記の定電圧電源15aは
通常5V程度である。この定電圧電源15aが、始動時等
々、CPU3,I/O 2,ROM4の動作限界電圧（3V程度）まで低
下する場合があり、このためCPUが正常動作せず、プロ
グラム暴走状態となつて、RAM5に異常なデータを書き込
む場合がある。それを防ぐ為に、RAMバツクアツプ回路
９により、定電圧電源15aが所定の電圧以下になつた
時、CPU3にNMI信号9aを入力し、重要なデータをRAM5に
退避する。その後所定の遅延時間ｔ（100μｓ程度）
後、上記のRAM5をスタンバイ状態にするRAMスタンバイ
の信号9bをRAM5に出力する。これと同時に、RAMスタン
バイ信号9bをCPUリセツト回路８に入力することによ
り、CPUリセツト信号8aをHighからLowにし、CPU3の動作
を停止させて、RAM5内のデータを確保する。
る。15は定電圧回路であり、CPU3,I/O 2,ROM4等々の各
種ICへの電源電圧を供給する。前記の定電圧電源15aは
通常5V程度である。この定電圧電源15aが、始動時等
々、CPU3,I/O 2,ROM4の動作限界電圧（3V程度）まで低
下する場合があり、このためCPUが正常動作せず、プロ
グラム暴走状態となつて、RAM5に異常なデータを書き込
む場合がある。それを防ぐ為に、RAMバツクアツプ回路
９により、定電圧電源15aが所定の電圧以下になつた
時、CPU3にNMI信号9aを入力し、重要なデータをRAM5に
退避する。その後所定の遅延時間ｔ（100μｓ程度）
後、上記のRAM5をスタンバイ状態にするRAMスタンバイ
の信号9bをRAM5に出力する。これと同時に、RAMスタン
バイ信号9bをCPUリセツト回路８に入力することによ
り、CPUリセツト信号8aをHighからLowにし、CPU3の動作
を停止させて、RAM5内のデータを確保する。
ここで、始動時、バツテリ14の電圧は一瞬4V程度まで
低下し、電圧の上昇，下降を繰り返しながら、徐々に上
昇していく。この時、定電圧電源15aの電圧は、RAMバツ
クアツプ装置９の低電圧検出のスレツシユホールドレベ
ルの電圧付近を上下する可能性がある。第２図は、始動
時定電圧電源15aの電圧が不安定になつた場合の動作を
示す説明図である。この場合、低電圧検出のスレツシユ
ホールドの電圧を数度横切ることから、NMI信号9bがそ
の都度HighからLowになる。それに伴ない、CPUリセツト
信号8aもHighとLowとの間の変動を繰り返す。これをCPU
バツクアツプ装置10でカウントして異常検出する場合、
別段の手段を講じなければ、バツクアツプ信号10bがLow
からHighに切り換わつて誤作動する虞れが有る。また、
パワーオン時にもリレーチヤタリングによつて上記と同
様の誤動作を発生する虞れも有る。
低下し、電圧の上昇，下降を繰り返しながら、徐々に上
昇していく。この時、定電圧電源15aの電圧は、RAMバツ
クアツプ装置９の低電圧検出のスレツシユホールドレベ
ルの電圧付近を上下する可能性がある。第２図は、始動
時定電圧電源15aの電圧が不安定になつた場合の動作を
示す説明図である。この場合、低電圧検出のスレツシユ
ホールドの電圧を数度横切ることから、NMI信号9bがそ
の都度HighからLowになる。それに伴ない、CPUリセツト
信号8aもHighとLowとの間の変動を繰り返す。これをCPU
バツクアツプ装置10でカウントして異常検出する場合、
別段の手段を講じなければ、バツクアツプ信号10bがLow
からHighに切り換わつて誤作動する虞れが有る。また、
パワーオン時にもリレーチヤタリングによつて上記と同
様の誤動作を発生する虞れも有る。
上記現象を防止するため本実施例は、第１図のバツク
アツプリセツト回路11に上記NMI信号9aを入力し、バツ
クアツプリセツト回路11aをHighからLowにし、CPUバツ
クアツプ装置10をリセツトする。尚、本発明を実施する
際、バツクアツプリセツト回路には、パワーオン時のリ
セツトを行うものと、前記CPUリセツト回路８の様にCPU
バツクアツプ回路の正常動作を監視するものとがあり、
何れでも任意に選定して適用し得る。
アツプリセツト回路11に上記NMI信号9aを入力し、バツ
クアツプリセツト回路11aをHighからLowにし、CPUバツ
クアツプ装置10をリセツトする。尚、本発明を実施する
際、バツクアツプリセツト回路には、パワーオン時のリ
セツトを行うものと、前記CPUリセツト回路８の様にCPU
バツクアツプ回路の正常動作を監視するものとがあり、
何れでも任意に選定して適用し得る。
第３図は、CPUバツクアツプ装置10の誤作動を防止す
る動作を説明するタイミング図である。定電圧電源15a
が低下し、スレツシユホールド電圧よりも低下した時、
NMI信号9aがLowになつた後、遅延時間ｔ後RAMスタンバ
イ信号9bとCPUリセト信号8aとがHighからLowとなる。し
かし、バツクアツプリセツト信号11aは、NMI信号9aに同
期してLowになるため、CPUバツクアツプ装置10はCPUリ
セツト信号9bパルスのカウントは不可能となる。これに
より、低電圧時のCPUバツクアツプ装置10の誤作動を防
止できる。
る動作を説明するタイミング図である。定電圧電源15a
が低下し、スレツシユホールド電圧よりも低下した時、
NMI信号9aがLowになつた後、遅延時間ｔ後RAMスタンバ
イ信号9bとCPUリセト信号8aとがHighからLowとなる。し
かし、バツクアツプリセツト信号11aは、NMI信号9aに同
期してLowになるため、CPUバツクアツプ装置10はCPUリ
セツト信号9bパルスのカウントは不可能となる。これに
より、低電圧時のCPUバツクアツプ装置10の誤作動を防
止できる。
本発明の装置を用いて、本発明の方法を適用すれば、
CPUを備えたエンジン制御装置における始動時等の低電
圧時の誤作動を防止できるので、安全性及び信頼性の向
上に効果がある。
CPUを備えたエンジン制御装置における始動時等の低電
圧時の誤作動を防止できるので、安全性及び信頼性の向
上に効果がある。
第１図は本発明の一実施例を示すブロツク図、第２図は
CPUバツクアツプ誤作動時の動作を示すタイミング図、
第３図は前記実施例の動作を説明する為のタイミグ図で
ある。 １……回転検出器、２……I/O、３……CPU、４……RO
M、５……RAM、６……切換装置、７……アクチユエー
タ、８……CPUリセツト回路、９……RAMバツクアツプ装
置、10……CPUバツクアツプ装置、11……バツクアツプ
リセツト回路、12……データバス、13……アドレスバ
ス、14……バツテリ、15……定電圧回路、1a…回転信
号、2a……制御信号、3a……Ｐ−Run信号、8a……CPUリ
セツト、9a……NMI信号、9b……RAMスタンバイ信号、10
a……バツクアツプ信号、10b……切換信号、11a……バ
ツクアツプリセツト信号。
CPUバツクアツプ誤作動時の動作を示すタイミング図、
第３図は前記実施例の動作を説明する為のタイミグ図で
ある。 １……回転検出器、２……I/O、３……CPU、４……RO
M、５……RAM、６……切換装置、７……アクチユエー
タ、８……CPUリセツト回路、９……RAMバツクアツプ装
置、10……CPUバツクアツプ装置、11……バツクアツプ
リセツト回路、12……データバス、13……アドレスバ
ス、14……バツテリ、15……定電圧回路、1a…回転信
号、2a……制御信号、3a……Ｐ−Run信号、8a……CPUリ
セツト、9a……NMI信号、9b……RAMスタンバイ信号、10
a……バツクアツプ信号、10b……切換信号、11a……バ
ツクアツプリセツト信号。
Claims (2)
- 【請求項１】（ａ）少なくともエンジンの回転数検出器
の出力信号を入力されて、該エンジンに必要な制御信号
を算出するCPUと、（ｂ）上記CPUの演算結果を制御信号
として出力するI/Oと、（ｃ）上記の演算に必要なプロ
グラムを記憶している読み出し専用のROMと、（ｂ）演
算に必要なデータを書き込み、読み出し可能なRAMと、
（ｅ）電源電圧が異常に低下したとき、電圧低下を検知
して、前記RAMに記憶されているデータを確保するRAMバ
ツクアツプ装置と、（ｆ）前記CPUが正常に作動しなく
なった場合にこれをバツクアツプするCPUバツクアツプ
装置とを備えたエンジン制御装置を用いてエンジンを制
御する方法において、 （ｇ）前記のRAMバツクアツプ装置が低電圧を検知した
際、前記CPUバツクアツプ装置の作動を停止させること
を特徴とするエンジンの制御方法。 - 【請求項２】（ａ）少なくともエンジンの回転数検出器
の出力信号を入力されて、該エンジンに必要な制御信号
を算出するCPUと、（ｂ）上記CPUの演算結果を制御信号
として出力するI/Oと、（ｃ）上記の演算に必要なプロ
グラムを記憶している読み出し専用のROMと、（ｄ）演
算に必要なデータを書き込み、読み出し可能なRAMと、
（ｅ）電源電圧が異常に低下したとき、電圧低下を検知
して、前記RAMに記憶されているデータを確保するRAMバ
ツクアツプ装置と、（ｆ）前記CPUが正常に作動しなく
なった場合にこれをバツクアツプするCPUバツクアツプ
装置とを備えたエンジン制御装置において、（ｇ）前記
のRAMのバツクアツプ装置は、低電圧を検知したとき、
前記CPUにNMI信号を与えてデータをRAMに退避せしめる
機能を有するものとするとともに、 （ｈ）前記NMI信号を与えた際、所定の遅延時間の後に
前記RAMをスタンバイ状態ならしめるスタンバイ信号を
出力する機能を有するものとして、かつ、（ｉ）上記ス
タンバイ信号を入力されて前記CPUバツクアツプ装置の
作動を停止せしめるCPUリセツト回路を設けたことを特
徴とするエンジン制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014707A JP2583266B2 (ja) | 1988-01-27 | 1988-01-27 | エンジン制御方法、及び、エンジン制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014707A JP2583266B2 (ja) | 1988-01-27 | 1988-01-27 | エンジン制御方法、及び、エンジン制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01193067A JPH01193067A (ja) | 1989-08-03 |
| JP2583266B2 true JP2583266B2 (ja) | 1997-02-19 |
Family
ID=11868638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63014707A Expired - Fee Related JP2583266B2 (ja) | 1988-01-27 | 1988-01-27 | エンジン制御方法、及び、エンジン制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2583266B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7475234B2 (en) | 2004-02-10 | 2009-01-06 | Denso Corporation | Electronic control apparatus equipped with malfunction monitor |
-
1988
- 1988-01-27 JP JP63014707A patent/JP2583266B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01193067A (ja) | 1989-08-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |