JPH06251171A - ノンマスカブル割込機能付きマイクロコンピュータ - Google Patents
ノンマスカブル割込機能付きマイクロコンピュータInfo
- Publication number
- JPH06251171A JPH06251171A JP5032910A JP3291093A JPH06251171A JP H06251171 A JPH06251171 A JP H06251171A JP 5032910 A JP5032910 A JP 5032910A JP 3291093 A JP3291093 A JP 3291093A JP H06251171 A JPH06251171 A JP H06251171A
- Authority
- JP
- Japan
- Prior art keywords
- maskable interrupt
- cpu
- interrupt
- request signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 暴走することがないノンマスカブル割込機能
付きマイクロコンピュータを提供することを目的とす
る。 【構成】 割込信号入力端子１と、この割込信号入力端
子１に有効エッジが現れたとそれと検出してノンマスカ
ブル割込要求信号を発生する有効エッジ判断回路２と、
スタック領域として用意された書き込み読み出し可能な
記憶手段と、スタックポインタ４１、及び割込要求信号
の発生によりスタックポインタが指し示すスタック領域
へ戻り先アドレスを退避し、またノンマスカブル割込処
理からの戻り命令によりその時のスタックポインタ４１
が指し示すスタック領域から戻り先アドレスを復帰させ
る演算部４０を備えたＣＰＵ４と、有効エッジ判断回路
２とＣＰＵ４との間に設けられ、リセット解除から最初
の命令の実行完了までの間に、ノンマスカブル割込要求
信号のＣＰＵ４に対する入力を阻止するノンマスカブル
割込信号発生禁止回路３とを設けた。
付きマイクロコンピュータを提供することを目的とす
る。 【構成】 割込信号入力端子１と、この割込信号入力端
子１に有効エッジが現れたとそれと検出してノンマスカ
ブル割込要求信号を発生する有効エッジ判断回路２と、
スタック領域として用意された書き込み読み出し可能な
記憶手段と、スタックポインタ４１、及び割込要求信号
の発生によりスタックポインタが指し示すスタック領域
へ戻り先アドレスを退避し、またノンマスカブル割込処
理からの戻り命令によりその時のスタックポインタ４１
が指し示すスタック領域から戻り先アドレスを復帰させ
る演算部４０を備えたＣＰＵ４と、有効エッジ判断回路
２とＣＰＵ４との間に設けられ、リセット解除から最初
の命令の実行完了までの間に、ノンマスカブル割込要求
信号のＣＰＵ４に対する入力を阻止するノンマスカブル
割込信号発生禁止回路３とを設けた。
Description
【０００１】
【産業上の利用分野】本発明は、プログラムによるマス
ク（割込発生禁止）ができないノンマスカブル割込機能
を備えたノンマスカブル割込機能付きマイクロコンピュ
ータに関するものである。
ク（割込発生禁止）ができないノンマスカブル割込機能
を備えたノンマスカブル割込機能付きマイクロコンピュ
ータに関するものである。
【０００２】
【従来の技術】従来のノンマスカブル割込機能付きマイ
クロコンピュータにおいては、割込信号入力端子に有効
エッジが現れると直ちに割込が発生し、プログラムによ
るマスクはできないようになっていることは勿論、ハー
ド的にも禁止されることはない。
クロコンピュータにおいては、割込信号入力端子に有効
エッジが現れると直ちに割込が発生し、プログラムによ
るマスクはできないようになっていることは勿論、ハー
ド的にも禁止されることはない。
【０００３】
【発明が解決しようとする課題】しかしながら、割込を
いっさい禁止することができないノンマスカブル割込機
能を有するマイクロコンピュータは、リセット解除から
スタックポインタの設定完了までの間に、割込信号入力
端子に有効エッジが現れると、スタックポインタが不定
或いは期待する値ではない初期値の状態でノンマスカブ
ル割込が起動されることになり、ノンマスカブル割込か
ら戻る際に、戻る先を正しく読む事ができず暴走する可
能性が生じたり、破壊したくないデータは破壊してしま
うと言う課題がある。例えば、リセットによりスタック
ポインタが“０ＦＦＦＦＨ”番地に初期化されるマイク
ロコンピュータを使用していて、その先のアドレスにＲ
ＡＭが実装されていない場合には、リセット解除からス
タックポインタの設定完了までの間に、割込信号入力端
子に有効エッジが現れてノンマスカブル割込が起動され
ると、ノンマスカブル割込処理から戻る際に戻り先を正
しく読むことができずに暴走してしまう。そして、この
ような暴走が起こる度合は、リセット解除から、スタッ
クポインタの設定が遅れれば遅れるほど増大する。
いっさい禁止することができないノンマスカブル割込機
能を有するマイクロコンピュータは、リセット解除から
スタックポインタの設定完了までの間に、割込信号入力
端子に有効エッジが現れると、スタックポインタが不定
或いは期待する値ではない初期値の状態でノンマスカブ
ル割込が起動されることになり、ノンマスカブル割込か
ら戻る際に、戻る先を正しく読む事ができず暴走する可
能性が生じたり、破壊したくないデータは破壊してしま
うと言う課題がある。例えば、リセットによりスタック
ポインタが“０ＦＦＦＦＨ”番地に初期化されるマイク
ロコンピュータを使用していて、その先のアドレスにＲ
ＡＭが実装されていない場合には、リセット解除からス
タックポインタの設定完了までの間に、割込信号入力端
子に有効エッジが現れてノンマスカブル割込が起動され
ると、ノンマスカブル割込処理から戻る際に戻り先を正
しく読むことができずに暴走してしまう。そして、この
ような暴走が起こる度合は、リセット解除から、スタッ
クポインタの設定が遅れれば遅れるほど増大する。
【０００４】本発明は、このような課題を解決するため
になされたものであり、スタックポインタに所定値が設
定された後にノンマスカブル割込に起動をかけるように
して暴走することがないようにしたノンマスカブル割込
機能付きマイクロコンピュータを提供することを目的と
する。
になされたものであり、スタックポインタに所定値が設
定された後にノンマスカブル割込に起動をかけるように
して暴走することがないようにしたノンマスカブル割込
機能付きマイクロコンピュータを提供することを目的と
する。
【０００５】
【課題を解決するための手段】本発明に係るノンマスカ
ブル割込機能付きマイクロコンピュータは、割込信号入
力端子と、この割込信号入力端子に有効エッジが現れる
とそれを検出してノンマスカブル割込要求信号を発生す
る有効エッジ判断回路と、スタック領域として用意され
た書き込み読み出し可能な記憶手段と、スタックポイン
タ、及び割込要求信号の発生によりスタックポインタが
指し示すスタック領域へ戻り先アドレスを退避し、また
ノンマスカブル割込処理からの戻り命令によりその時の
スタックポインタが指し示すスタック領域から戻り先ア
ドレスを復帰させる演算部を備えたＣＰＵと、有効エッ
ジ判断回路とＣＰＵとの間に設けられ、リセット解除か
ら最初の命令の実行完了までの間に、ノンマスカブル割
込要求信号のＣＰＵに対する入力を阻止するノンマスカ
ブル割込信号発生禁止回路とを設けたものである。
ブル割込機能付きマイクロコンピュータは、割込信号入
力端子と、この割込信号入力端子に有効エッジが現れる
とそれを検出してノンマスカブル割込要求信号を発生す
る有効エッジ判断回路と、スタック領域として用意され
た書き込み読み出し可能な記憶手段と、スタックポイン
タ、及び割込要求信号の発生によりスタックポインタが
指し示すスタック領域へ戻り先アドレスを退避し、また
ノンマスカブル割込処理からの戻り命令によりその時の
スタックポインタが指し示すスタック領域から戻り先ア
ドレスを復帰させる演算部を備えたＣＰＵと、有効エッ
ジ判断回路とＣＰＵとの間に設けられ、リセット解除か
ら最初の命令の実行完了までの間に、ノンマスカブル割
込要求信号のＣＰＵに対する入力を阻止するノンマスカ
ブル割込信号発生禁止回路とを設けたものである。
【０００６】
【作用】本発明においては、リセット解除から最初の命
令の実行完了までの間に割込信号入力端子に有効エッジ
が現れ、それを有効エッジ判断回路が検出してノンマス
カブル割込要求信号を発生したとしても、その割込要求
信号はノンマスカブル割込信号発生禁止回路によりＣＰ
Ｕに入力するのが阻止される。そして、最初の命令が実
行されてスタックポインタに適切な設定値が設定された
後にＣＰＵにその割込要求信号が入力し、ノンマスカブ
ル割込処理が起動するので、戻り先アドレス等が適切な
スタック領域に退避することができ、そして、ノンマス
カブル割込処理から戻る際に、戻る先を正しく読む事が
でき、暴走するようなことがなくなる。
令の実行完了までの間に割込信号入力端子に有効エッジ
が現れ、それを有効エッジ判断回路が検出してノンマス
カブル割込要求信号を発生したとしても、その割込要求
信号はノンマスカブル割込信号発生禁止回路によりＣＰ
Ｕに入力するのが阻止される。そして、最初の命令が実
行されてスタックポインタに適切な設定値が設定された
後にＣＰＵにその割込要求信号が入力し、ノンマスカブ
ル割込処理が起動するので、戻り先アドレス等が適切な
スタック領域に退避することができ、そして、ノンマス
カブル割込処理から戻る際に、戻る先を正しく読む事が
でき、暴走するようなことがなくなる。
【０００７】
【実施例】図１は本発明の一実施例のノンマスカブル割
込機能付きマイクロコンピュータの構成図である。図１
において、１は割込信号入力端子であり、割込のための
エッジ信号が入力される。２は有効エッジ判断回路であ
り、割込信号入力端子１に有効エッジが現れるとそれを
識別し、ノンマスカブル割込要求信号を発生する。３は
ノンマスカブル割込信号発生禁止回路であり、この回路
は有効エッジ判断回路２とＣＰＵ４との間にも接続さ
れ、リセット解除ハードウエアからリセット信号を入力
していない場合、この回路によりノンマスカブル割込要
求信号をＣＰＵ４に転送する。リセット解除からスタッ
クポインタが或る値をセットするまでの間にノンマスカ
ブル割込要求信号が発生した場合、この回路によりＣＰ
Ｕ４に入力するのが阻止される。４はＣＰＵであり、演
算部４０及びスタックポインタＳＰ４１、プログラムカ
ウンタ４２等のレジスタ群を有する。５は読み書き可能
なスタック領域である。６はリセットハードウエアであ
る。７はリセット解除ハードウエアである。
込機能付きマイクロコンピュータの構成図である。図１
において、１は割込信号入力端子であり、割込のための
エッジ信号が入力される。２は有効エッジ判断回路であ
り、割込信号入力端子１に有効エッジが現れるとそれを
識別し、ノンマスカブル割込要求信号を発生する。３は
ノンマスカブル割込信号発生禁止回路であり、この回路
は有効エッジ判断回路２とＣＰＵ４との間にも接続さ
れ、リセット解除ハードウエアからリセット信号を入力
していない場合、この回路によりノンマスカブル割込要
求信号をＣＰＵ４に転送する。リセット解除からスタッ
クポインタが或る値をセットするまでの間にノンマスカ
ブル割込要求信号が発生した場合、この回路によりＣＰ
Ｕ４に入力するのが阻止される。４はＣＰＵであり、演
算部４０及びスタックポインタＳＰ４１、プログラムカ
ウンタ４２等のレジスタ群を有する。５は読み書き可能
なスタック領域である。６はリセットハードウエアであ
る。７はリセット解除ハードウエアである。
【０００８】上記のように構成されたノンマスカブル割
込機能付きマイクロコンピュータにおいて、例えば、或
るプログラムを演算処理している時に、割込信号入力端
子１に信号が入力され、有効エッジ判断回路２はこの信
号に有効エッジが含まれていると、それを識別し、ノン
マスカブル割込要求信号を生成する。このノンマスカブ
ル割込要求信号がノンマスカブル割込信号発生禁止回路
３に入力されると、ここではこのノンマスカブル割込信
号発生禁止回路３はリセット解除ハードウエアからリセ
ット信号を入力していないので、この割込要求信号をＣ
ＰＵ４に送信する。ＣＰＵ４の演算部４０はこのノンマ
スカブル割込要求信号を受けてから、直ちに実行中のプ
ログラムを中断し、割込プログラムを実行する。その
際、例えば、実行中のプログラムのアドレスがＣＰＵ４
のプログラムカウンタＰＣ４２に記憶されているとする
と、演算部４０はＣＰＵ４のスタックポインタＳＰ４１
に記憶されているアドレスを２減らし、プログラムカウ
ンタＰＣ４２のアドレスをその時のスタックポインタＳ
Ｐ４１の指し示すスタックメモリ５の領域に退避させ
る。割込処理の実行が終了すると、演算部４０は割込プ
ログラムの復帰命令によりスタックメモリ５に退避され
ているプログラムのアドレスをその時のスタックポイン
タ４１に示される値に基づいて読み出してプログラムカ
ウンタＰＣ４２に設定し、そのプログラムカウンタＰＣ
４２のアドレスに相当するプログラムから演算処理を再
開する。
込機能付きマイクロコンピュータにおいて、例えば、或
るプログラムを演算処理している時に、割込信号入力端
子１に信号が入力され、有効エッジ判断回路２はこの信
号に有効エッジが含まれていると、それを識別し、ノン
マスカブル割込要求信号を生成する。このノンマスカブ
ル割込要求信号がノンマスカブル割込信号発生禁止回路
３に入力されると、ここではこのノンマスカブル割込信
号発生禁止回路３はリセット解除ハードウエアからリセ
ット信号を入力していないので、この割込要求信号をＣ
ＰＵ４に送信する。ＣＰＵ４の演算部４０はこのノンマ
スカブル割込要求信号を受けてから、直ちに実行中のプ
ログラムを中断し、割込プログラムを実行する。その
際、例えば、実行中のプログラムのアドレスがＣＰＵ４
のプログラムカウンタＰＣ４２に記憶されているとする
と、演算部４０はＣＰＵ４のスタックポインタＳＰ４１
に記憶されているアドレスを２減らし、プログラムカウ
ンタＰＣ４２のアドレスをその時のスタックポインタＳ
Ｐ４１の指し示すスタックメモリ５の領域に退避させ
る。割込処理の実行が終了すると、演算部４０は割込プ
ログラムの復帰命令によりスタックメモリ５に退避され
ているプログラムのアドレスをその時のスタックポイン
タ４１に示される値に基づいて読み出してプログラムカ
ウンタＰＣ４２に設定し、そのプログラムカウンタＰＣ
４２のアドレスに相当するプログラムから演算処理を再
開する。
【０００９】一方、例えば、或るプログラムの演算を実
行する前に、リセットハードウエア６からのリセット信
号によりスタックポインタＳＰ４１の値が初期化され、
そして、この初期化された値のアドレスにはＲＡＭが実
装されていない場合において、リセット解除ハードウエ
ア７によるリセット解除からスタックポインタＳＰ４１
が或る値をセットするまでの間に、ノンマスカブル割込
要求信号が発生した場合については次のように動作す
る。ノンマスカブル割込信号発生禁止回路３はリセット
解除ハードウエア７からリセット解除信号を入力した後
に、有効エッジ判断回路２からノンマスカブル割込要求
信号を入力するとこの割込要求信号を一時的に保持し、
そして、外部には出力しない。一方、ＣＰＵ４の演算部
４０は最初の命令を実行するとスタックポインタＳＰ４
１に適当な値を設定するように構成されており、演算部
４０がスタックポインタＳＰ４１への設定を終えると、
ノンマスカブル割込信号発生禁止回路３に対して命令実
行完了の信号を送出する。ノンマスカブル割込信号発生
禁止回路３はこの信号を受けとると、ＣＰＵ４に対して
それまで保持していた割込要求信号を出力する。ＣＰＵ
４はこの割込要求信号の入力により所定の割込プログラ
ムを起動する。この時、スタックポインタＳＰ４１には
所望の値が設定されているので、上述の場合と同様に処
理され、ノンマスカブル割込処理から戻るさいにおいて
も戻り先を正しく読むことができ、暴走等の起こる余地
はなくなる。
行する前に、リセットハードウエア６からのリセット信
号によりスタックポインタＳＰ４１の値が初期化され、
そして、この初期化された値のアドレスにはＲＡＭが実
装されていない場合において、リセット解除ハードウエ
ア７によるリセット解除からスタックポインタＳＰ４１
が或る値をセットするまでの間に、ノンマスカブル割込
要求信号が発生した場合については次のように動作す
る。ノンマスカブル割込信号発生禁止回路３はリセット
解除ハードウエア７からリセット解除信号を入力した後
に、有効エッジ判断回路２からノンマスカブル割込要求
信号を入力するとこの割込要求信号を一時的に保持し、
そして、外部には出力しない。一方、ＣＰＵ４の演算部
４０は最初の命令を実行するとスタックポインタＳＰ４
１に適当な値を設定するように構成されており、演算部
４０がスタックポインタＳＰ４１への設定を終えると、
ノンマスカブル割込信号発生禁止回路３に対して命令実
行完了の信号を送出する。ノンマスカブル割込信号発生
禁止回路３はこの信号を受けとると、ＣＰＵ４に対して
それまで保持していた割込要求信号を出力する。ＣＰＵ
４はこの割込要求信号の入力により所定の割込プログラ
ムを起動する。この時、スタックポインタＳＰ４１には
所望の値が設定されているので、上述の場合と同様に処
理され、ノンマスカブル割込処理から戻るさいにおいて
も戻り先を正しく読むことができ、暴走等の起こる余地
はなくなる。
【００１０】
【発明の効果】以上のように本発明によれば、リセット
解除から命令実行完了の間に、ノンマスカブル割込要求
信号が発生しても、それを阻止し、最初の命令が実行さ
れて、スタックポインタに所望の値が設定されてから、
その割込要求信号をＣＰＵに転送するようにしたので、
スタックポインタに不定或いは期待する値ではない初期
値が設定される恐れはなくなり、暴走したりデータが破
壊されることがなくなった。
解除から命令実行完了の間に、ノンマスカブル割込要求
信号が発生しても、それを阻止し、最初の命令が実行さ
れて、スタックポインタに所望の値が設定されてから、
その割込要求信号をＣＰＵに転送するようにしたので、
スタックポインタに不定或いは期待する値ではない初期
値が設定される恐れはなくなり、暴走したりデータが破
壊されることがなくなった。
【図１】本発明の一実施例のノンマスカブル割込機能付
きマイクロコンピュータの構成図である。
きマイクロコンピュータの構成図である。
１ 割込信号入力端子 ２ 有効エッジ判断回路 ３ ノンマスカブル割込信号発生禁止回路 ４ ＣＰＵ ４０ 演算部 ４１ スタックポインタ ４２ プログラムカウンタ ５ スタックメモリ ６ リセットハードウエア ７ リセット解除ハードウエア
Claims (1)
- 【請求項１】 割込信号入力端子と、 該割込信号入力端子に有効エッジが現れるとそれを検出
してノンマスカブル割込要求信号を発生する有効エッジ
判断回路と、 スタック領域として用意された書き込み読み出し可能な
記憶手段と、 スタックポインタ、及び前記割込要求信号の発生により
該スタックポインタが指し示すスタック領域へ戻り先ア
ドレスを退避し、またノンマスカブル割込処理からの戻
り命令によりその時のスタックポインタが指し示すスタ
ック領域から戻り先アドレスを復帰させる演算部を備え
たＣＰＵと、 前記有効エッジ判断回路と前記ＣＰＵとの間に設けら
れ、リセット解除から最初の命令の実行完了までの間
に、ノンマスカブル割込要求信号の前記ＣＰＵに対する
入力を阻止するノンマスカブル割込信号発生禁止回路と
を有することを特徴とするノンマスカブル割込機能付き
マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5032910A JPH06251171A (ja) | 1993-02-23 | 1993-02-23 | ノンマスカブル割込機能付きマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5032910A JPH06251171A (ja) | 1993-02-23 | 1993-02-23 | ノンマスカブル割込機能付きマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06251171A true JPH06251171A (ja) | 1994-09-09 |
Family
ID=12372059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5032910A Pending JPH06251171A (ja) | 1993-02-23 | 1993-02-23 | ノンマスカブル割込機能付きマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06251171A (ja) |
-
1993
- 1993-02-23 JP JP5032910A patent/JPH06251171A/ja active Pending
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