JPS63221446A - 不揮発性メモリ保護装置及び方法 - Google Patents
不揮発性メモリ保護装置及び方法Info
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- JPS63221446A JPS63221446A JP63025558A JP2555888A JPS63221446A JP S63221446 A JPS63221446 A JP S63221446A JP 63025558 A JP63025558 A JP 63025558A JP 2555888 A JP2555888 A JP 2555888A JP S63221446 A JPS63221446 A JP S63221446A
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- microprocessor
- signal
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- 238000000034 method Methods 0.000 title claims description 3
- 239000003990 capacitor Substances 0.000 description 8
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Power Sources (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ保護装置及び方法に関し、パワーアップ
及びパワーダウン（電源の始動及び停止）時にマイクロ
プロセッサが誤った命令を実行してデータを破壊するの
を保護するものである。
及びパワーダウン（電源の始動及び停止）時にマイクロ
プロセッサが誤った命令を実行してデータを破壊するの
を保護するものである。
不揮発性メモリは第２図に示す如く、ランダム゛ｒクセ
ス型メモリ （ＲＡＭ）と電気的に消去可能なプログラ
マブル続出専用メモリ （Ｅ２ＦＲＯＭ）の２要素を存
する。ＲＡＭは、入力されたすべての命令（コマンド）
に応答する。Ｅ’ ＦＲＯＭは電源がオフとなり保有デ
ータがなくなるまで、ＥＱ ＰＲＯＭ部へ限られた書込
（ＷＲＩＴＥ ）数のみを受けることができる。マイク
ロプロセッサ（Ｕ Ｐ）がソフトウェアコードを実行中
、偽の命令が生じ不揮発性メモリにランダム或は連続し
て誤った書込みを生じ得る。斯る誤った書込は不揮発性
メモリのＥ２ＦＲＯＭ部分を破壊して使用不可能となし
得る。不揮発性メモリに誤った書込を行い得る別の偽命
令源として電源がある。パワーアップ及びダウン時に、
ＵＰシステムのすべての部分が同時に動作開始又は停止
することはない、その為にシステムのパワーアップ及び
ダウン時に偽命令が生じる機会が存する。
ス型メモリ （ＲＡＭ）と電気的に消去可能なプログラ
マブル続出専用メモリ （Ｅ２ＦＲＯＭ）の２要素を存
する。ＲＡＭは、入力されたすべての命令（コマンド）
に応答する。Ｅ’ ＦＲＯＭは電源がオフとなり保有デ
ータがなくなるまで、ＥＱ ＰＲＯＭ部へ限られた書込
（ＷＲＩＴＥ ）数のみを受けることができる。マイク
ロプロセッサ（Ｕ Ｐ）がソフトウェアコードを実行中
、偽の命令が生じ不揮発性メモリにランダム或は連続し
て誤った書込みを生じ得る。斯る誤った書込は不揮発性
メモリのＥ２ＦＲＯＭ部分を破壊して使用不可能となし
得る。不揮発性メモリに誤った書込を行い得る別の偽命
令源として電源がある。パワーアップ及びダウン時に、
ＵＰシステムのすべての部分が同時に動作開始又は停止
することはない、その為にシステムのパワーアップ及び
ダウン時に偽命令が生じる機会が存する。
そこで必要となるのは、偽命令から不揮発性メモリを保
護してメモリ内のデータの完全性を維持することである
。
護してメモリ内のデータの完全性を維持することである
。
本発明の不揮発性メモリ保護装置に依ると、ソフトウェ
アとハードウェアとを組合せてシステムの信頼性を改善
する。メモリコントローラをＵＰと不揮発性メモリ間に
挿入して、命令の実行前に不揮発性メモリにアドレスさ
れる命令を捕える。
アとハードウェアとを組合せてシステムの信頼性を改善
する。メモリコントローラをＵＰと不揮発性メモリ間に
挿入して、命令の実行前に不揮発性メモリにアドレスさ
れる命令を捕える。
実行の為にコントローラから不揮発性メモリに命令を送
る前に、予定アドレスビットの命令シーケンスをＵＰか
ら受は取る。もしシーケンスが正しければ、その命令を
コントローラから不揮発性メモリへ送って実行する。よ
って、偽命令はコントローラにより阻止され、データの
完全性が損われるのを効果的に防止する。
る前に、予定アドレスビットの命令シーケンスをＵＰか
ら受は取る。もしシーケンスが正しければ、その命令を
コントローラから不揮発性メモリへ送って実行する。よ
って、偽命令はコントローラにより阻止され、データの
完全性が損われるのを効果的に防止する。
本発明の好適実施例では、トランジスタ回路が保存（Ｓ
ＡＶＥ）信号を発生することにより、パワーアップ及び
ダウン特に不揮発性メモリをディスエーブル（減勢）し
て保護する。この保存信号は論理回路を介して電源から
の電源リセット信号によりパワーアップ時に高レベルに
維持される。パワーダウン時には、１！源電圧に充電さ
れたエミッタのコンデンサがトランジスタをオンとなし
、保存信号を高レベルに維持する。よって、不揮発性メ
モリへの命令は、パワーアップ及びダウン期間中にディ
スエーブルされる。
ＡＶＥ）信号を発生することにより、パワーアップ及び
ダウン特に不揮発性メモリをディスエーブル（減勢）し
て保護する。この保存信号は論理回路を介して電源から
の電源リセット信号によりパワーアップ時に高レベルに
維持される。パワーダウン時には、１！源電圧に充電さ
れたエミッタのコンデンサがトランジスタをオンとなし
、保存信号を高レベルに維持する。よって、不揮発性メ
モリへの命令は、パワーアップ及びダウン期間中にディ
スエーブルされる。
第１図を参照する。 ＵＰ （１０）はアドレスバス（
１２）を有し、これに不揮発性メモＩＪ（１４）及び
１コントローラ（１６）が接続される。ＵＰ（１０）
とコントローラ（１６）とは共通りロック信号（ＣＬＫ
）によりクロックされる。読取（ｒｌ）及び書込み（Ｗ
Ｒ）命令はアドレスバス（１２）からのアドレスのビッ
トの選択部分と共にコントローラ（１６）に入力される
。ＲＬ）、ＷＲ及びアドレスビットの選択部分から、コ
ントローラ（１６）はチップ選択（で〕＊）、読取（Ｆ
１５ ＊ ）及び書込（ＷＲＹ）命令を得て不揮発性メ
モリ （１４）に入力して、希望する読取及び書込動作
を実行する。第３図の状態遷移図に示す如く、コントロ
ーラ（１６）は所定の書込命令シーケンスを受けたとき
のみ７π＊命令を発生する。シーケンス中のいずれかの
書込命令が正しくなければ、ＷＲ＊命令がコントローラ
（１６）から不揮発性メモリ （１４）に印加されるこ
とはない。
１２）を有し、これに不揮発性メモＩＪ（１４）及び
１コントローラ（１６）が接続される。ＵＰ（１０）
とコントローラ（１６）とは共通りロック信号（ＣＬＫ
）によりクロックされる。読取（ｒｌ）及び書込み（Ｗ
Ｒ）命令はアドレスバス（１２）からのアドレスのビッ
トの選択部分と共にコントローラ（１６）に入力される
。ＲＬ）、ＷＲ及びアドレスビットの選択部分から、コ
ントローラ（１６）はチップ選択（で〕＊）、読取（Ｆ
１５ ＊ ）及び書込（ＷＲＹ）命令を得て不揮発性メ
モリ （１４）に入力して、希望する読取及び書込動作
を実行する。第３図の状態遷移図に示す如く、コントロ
ーラ（１６）は所定の書込命令シーケンスを受けたとき
のみ７π＊命令を発生する。シーケンス中のいずれかの
書込命令が正しくなければ、ＷＲ＊命令がコントローラ
（１６）から不揮発性メモリ （１４）に印加されるこ
とはない。
電源保護回路（１８）は図示せずも電源から電圧（＋Ｖ
）及び電源リセット信号（ＰＷ）？）？ＳＴ）をコント
ローラ（１６）からのバτ＊信号と共に受ける。
）及び電源リセット信号（ＰＷ）？）？ＳＴ）をコント
ローラ（１６）からのバτ＊信号と共に受ける。
も４図を参照して説明する如く、コントローラ（１６）
からのバＷ＊信号とＰ畦Ｒ５Ｔ信号は、電源保護回路（
１８）が保護信号（廚■■）を発生するようにし、これ
をパワーアンプ期間及びメモリ用にイｆ効な命令がＵＰ
（１０）から受けられないときに不揮発性メモリ （１
４）に印加してこれをディスエーブルする。電源保護回
路（１８）は電圧（ＮνＩＪＷ）ｌ ）を不揮発性メモ
リ （１４）に印加する。これは電源の＋Ｖから得られ
る。パワーダウンのとき、後述する如く、電源保護回路
（１８）はＮＶＳＡＶＨを自動的に不揮発性・メモリ
（１４）に印加し、このメモリが命令を受けるのを阻止
する。
からのバＷ＊信号とＰ畦Ｒ５Ｔ信号は、電源保護回路（
１８）が保護信号（廚■■）を発生するようにし、これ
をパワーアンプ期間及びメモリ用にイｆ効な命令がＵＰ
（１０）から受けられないときに不揮発性メモリ （１
４）に印加してこれをディスエーブルする。電源保護回
路（１８）は電圧（ＮνＩＪＷ）ｌ ）を不揮発性メモ
リ （１４）に印加する。これは電源の＋Ｖから得られ
る。パワーダウンのとき、後述する如く、電源保護回路
（１８）はＮＶＳＡＶＨを自動的に不揮発性・メモリ
（１４）に印加し、このメモリが命令を受けるのを阻止
する。
第４図に１例として示す如く、ＵＰ（１０）は１６ビツ
トのアドレスバス（１２）を有する。８つのＭＳＢは、
ＵＰ（１０）からの特定命令でアクセスされるべく、ア
ドレスバス（１２）に接続されている特定機器の識別に
使用する。ワーキング（作業）メモリ （ＲＡＭ） 、
入出力デバイスの如きＵＰシステムに関連する典型的な
他の機器はここに示していないが、このアドレスバスに
接続されてＵＰにアクセスされる。８つのＬＳＩ３は指
定された機器内の実際のアドレスであり、その機器にデ
ータワードが書込まれたり、その機器からデータワード
が読出される。データバス（２０）はｔＪＰ（１０）に
機器を接続し、それにデータを書込んだりそこからデー
タを続出す。特にこの実施例では、データバス（２０）
は不揮発性メモリ（１４）をＵＰ（１０）に接続する。
トのアドレスバス（１２）を有する。８つのＭＳＢは、
ＵＰ（１０）からの特定命令でアクセスされるべく、ア
ドレスバス（１２）に接続されている特定機器の識別に
使用する。ワーキング（作業）メモリ （ＲＡＭ） 、
入出力デバイスの如きＵＰシステムに関連する典型的な
他の機器はここに示していないが、このアドレスバスに
接続されてＵＰにアクセスされる。８つのＬＳＩ３は指
定された機器内の実際のアドレスであり、その機器にデ
ータワードが書込まれたり、その機器からデータワード
が読出される。データバス（２０）はｔＪＰ（１０）に
機器を接続し、それにデータを書込んだりそこからデー
タを続出す。特にこの実施例では、データバス（２０）
は不揮発性メモリ（１４）をＵＰ（１０）に接続する。
アドレスバス（１２）からのアドレスワードの３つのＭ
ＳＢはデコード回路（２２）の入力であり、このデコー
ド回路（２２）は不揮発性メモリ （１４）への命令が
あるとＭｍ信号を出力する。アドレスワードの残りのＭ
ＳＢはデコード回路（２２） カラ（Ｄ円田＆ヒＵ Ｐ
（１０） カｔｏ（ＤＵｒ５及びＴτ楢号と共にコン
トローラ（１６）に入力される。
ＳＢはデコード回路（２２）の入力であり、このデコー
ド回路（２２）は不揮発性メモリ （１４）への命令が
あるとＭｍ信号を出力する。アドレスワードの残りのＭ
ＳＢはデコード回路（２２） カラ（Ｄ円田＆ヒＵ Ｐ
（１０） カｔｏ（ＤＵｒ５及びＴτ楢号と共にコン
トローラ（１６）に入力される。
コントローラ（１６）からバｖｔ：＊、 ＷＲｌｋ、
１（Ｌ）＊及びσ】＊が出力され、Ｃ丁＊では実際のチ
ップ選択命令であり、不揮発性メモリ（１４）を選択し
、それは［及び残りのＭＳＨの１つから得る。
１（Ｌ）＊及びσ】＊が出力され、Ｃ丁＊では実際のチ
ップ選択命令であり、不揮発性メモリ（１４）を選択し
、それは［及び残りのＭＳＨの１つから得る。
バ「＊はゲート（２４）に人力され、ゲート（２４）の
出力は訂瞭Ｉ殉あって不揮発性メモリ （１４）に有効
な命令がアクセスしていないとき、このメモリをディス
エーブルする。Ｃ丁＊、Ｗπ＊及びＷπ＊命令はコント
ローラ（１６）から不揮発性メモリ （１４）に入力さ
れてアドレスワードの複数のＬＳＢで指定されたアドレ
スからデータが読出されるようにするか、アドレスのＬ
ＳＢにより指定されたアドレスにデータが書込まれるよ
うにする。
出力は訂瞭Ｉ殉あって不揮発性メモリ （１４）に有効
な命令がアクセスしていないとき、このメモリをディス
エーブルする。Ｃ丁＊、Ｗπ＊及びＷπ＊命令はコント
ローラ（１６）から不揮発性メモリ （１４）に入力さ
れてアドレスワードの複数のＬＳＢで指定されたアドレ
スからデータが読出されるようにするか、アドレスのＬ
ＳＢにより指定されたアドレスにデータが書込まれるよ
うにする。
もし正しいアドレスシーケンスを受けなければ、不揮発
性メモリ（１４）のＲＡＭ及びＥ’ ＰＲＯＭ部へ又は
そこからデータが転送されない。
性メモリ（１４）のＲＡＭ及びＥ’ ＰＲＯＭ部へ又は
そこからデータが転送されない。
ゲート（２４）の出力はトランジスタＱのコレクタ回路
に現われる。ＮＶＰＷ）ｌが第１コンデンサＣ１を有す
るトランジスタＱのベース回路に与えられる。このコン
デンサＣ１はフィルタとして作用し、ＮＶＰＷＲ即ち電
源電圧＋■の交流成分を接地して直流成分のみが不揮発
性メモリ （１４）に印加されるようにする。トランジ
スタＱのエミッタ回路中に第２コンデンサＣ２があり、
ここに電源オフによる電源電圧降下があるときエネルギ
ーをストアする。ダイオードＤがＮＶＰＷ）ｌとパパロ
８１に接続され、パワーダウン時にＮＶＳＡＶＨがＮＶ
ＰＷ）ｌよりダイオード１個の電圧降下分以上に高くな
るのを阻止する。
に現われる。ＮＶＰＷ）ｌが第１コンデンサＣ１を有す
るトランジスタＱのベース回路に与えられる。このコン
デンサＣ１はフィルタとして作用し、ＮＶＰＷＲ即ち電
源電圧＋■の交流成分を接地して直流成分のみが不揮発
性メモリ （１４）に印加されるようにする。トランジ
スタＱのエミッタ回路中に第２コンデンサＣ２があり、
ここに電源オフによる電源電圧降下があるときエネルギ
ーをストアする。ダイオードＤがＮＶＰＷ）ｌとパパロ
８１に接続され、パワーダウン時にＮＶＳＡＶＨがＮＶ
ＰＷ）ｌよりダイオード１個の電圧降下分以上に高くな
るのを阻止する。
以下動作を説明する。パワーアップ期間中に電源がオン
となると、パワーリセット信号σ’ｒ；ｒＦＦ’；Ｔ）
がゲート（２４）に人力される。このゲー） （２４）
の出力はｍがある限り島であり、ＮＶＳＡＶＨにより不
揮発性メモリ （１４）をディスエーブルさせる。
となると、パワーリセット信号σ’ｒ；ｒＦＦ’；Ｔ）
がゲート（２４）に人力される。このゲー） （２４）
の出力はｍがある限り島であり、ＮＶＳＡＶＨにより不
揮発性メモリ （１４）をディスエーブルさせる。
１度パワーアップ期間が完了すると、Ｗ訂が状態を変え
てゲート（２４）の出力はコントローラ（１６）からの
−＊により決められる。
てゲート（２４）の出力はコントローラ（１６）からの
−＊により決められる。
第５図から明らかな如く、コントローラ（１６）はステ
ートマシーンであって、初期状態Ａを有し不揮発性メモ
リ （１４）のＲＡＭ部に続出及び書込ができるように
する。不揮発性メモリ （１４）にアドレスされる最初
の命令は、そのＭＳＢが正しいアドレスを有する書込命
令であるか否かテストする。もしこのテストにバスしな
いと、これがＭＳＢに正しいアドレ・スを有する読出命
令であるか否かのテストを行う、双方のテストにパスし
ないと、コントローラ（１６）は初期状ＦＪＡに戻る。
ートマシーンであって、初期状態Ａを有し不揮発性メモ
リ （１４）のＲＡＭ部に続出及び書込ができるように
する。不揮発性メモリ （１４）にアドレスされる最初
の命令は、そのＭＳＢが正しいアドレスを有する書込命
令であるか否かテストする。もしこのテストにバスしな
いと、これがＭＳＢに正しいアドレ・スを有する読出命
令であるか否かのテストを行う、双方のテストにパスし
ないと、コントローラ（１６）は初期状ＦＪＡに戻る。
もし続出命令が正しいと、コントローラ（１６）は続出
状態Ｇ、Ｈへ行き、−を除いて不揮発性メモリ（１４）
をイネーブル（付勢）し、不揮発性メモリを−Ｔ＊（Ｔ
Ｖｌｍに選択する。そして、メモリのＥ２ＦＲＯＭ部か
らのデータをＲＡＭ部へ、アドレスバス（１２）上のア
ドレスワードのＬＳＨで決まるアドレスから転送され、
メモリからデータバス（２０）にアクセスできるように
する０次に、コントローラ（１６）は初期状態Ａへ戻る
前に不動作状態である状ｉＦからＵＰ（１０）の次の命
令毎にサイクルする。
状態Ｇ、Ｈへ行き、−を除いて不揮発性メモリ（１４）
をイネーブル（付勢）し、不揮発性メモリを−Ｔ＊（Ｔ
Ｖｌｍに選択する。そして、メモリのＥ２ＦＲＯＭ部か
らのデータをＲＡＭ部へ、アドレスバス（１２）上のア
ドレスワードのＬＳＨで決まるアドレスから転送され、
メモリからデータバス（２０）にアクセスできるように
する０次に、コントローラ（１６）は初期状態Ａへ戻る
前に不動作状態である状ｉＦからＵＰ（１０）の次の命
令毎にサイクルする。
もし書込命令が正常であれば、コントローラ（１６）
ハ動作状！ｅ４Ｂに移り、ＵＰ（１０）カラ次ノ命令を
待つ０次の命令はアドレスワードの複数のＭＳＨに正し
い第２のアドレスを有する書込命令か否かを決定するテ
ストを行うものである。もしこの命令が誤ったアドレス
の書込命令であったり、読出命令の場合には、コントロ
ーラ（１６）は初期状ｉＡへ戻る。もしこの命令が正常
であれば、コントローラ（１６）は第２不動作状態Ｃに
移り、ＵＰ（１０）から３１！ｒ目の命令を待つ。再度
、この命令は正しい第３アドレスの書込命令か否かを決
めるテストを行い、命令が正しくなければコントローラ
（１６）は再度初期状態Ａに戻る。もし命令が正常であ
れば、コントローラ（１６）は状ｉＤに移り、不揮発性
メモリをイネーブルし、次に状態Ｅとなりデータバス（
２０）のデータワードを不揮発性メモリ （１４）のＲ
ＡＭ部からＥ’ ＰＲＯＭ部のアドレスバス（１２）上
のアドレスワードのＬＳＢで決まるアドレスに移す、そ
の後、コントローラ（１６）は状態Ｆから初期状ｉＡに
戻るサイクルをする。パワーオフ期間中、ＮＶＰＷＲは
急速に電圧低下するが、コンデンサＣ１が放電するので
、瞬間的ではない、トランジスタＱのエミ７タ回路のコ
ンデンサＣ２は殆んど＋■に充電されているので、充分
大きく、’４源がオフになり＋Ｖが消滅してもコンデン
サＣ１より緩慢に放電する。これはトランジスタＱをオ
ンとし、コンデンサＣ２の電圧からトランジスタＱのエ
ミッタ・コレクタ電圧を差引いた電圧をコレクタに印加
し、その結果ＮＶＳＡ■が高レベルとなり不１１！発性
メモリ（１４）を保護する。ダイオードＤは、「ゴπが
ＮＶＰＷ）ｌよりダイオード電圧降下１個分以上大きく
ならないようにして、メモリ （１４）がＮＶＳＡＶｔ
！入力で過度に高電圧となるのを保護する。
ハ動作状！ｅ４Ｂに移り、ＵＰ（１０）カラ次ノ命令を
待つ０次の命令はアドレスワードの複数のＭＳＨに正し
い第２のアドレスを有する書込命令か否かを決定するテ
ストを行うものである。もしこの命令が誤ったアドレス
の書込命令であったり、読出命令の場合には、コントロ
ーラ（１６）は初期状ｉＡへ戻る。もしこの命令が正常
であれば、コントローラ（１６）は第２不動作状態Ｃに
移り、ＵＰ（１０）から３１！ｒ目の命令を待つ。再度
、この命令は正しい第３アドレスの書込命令か否かを決
めるテストを行い、命令が正しくなければコントローラ
（１６）は再度初期状態Ａに戻る。もし命令が正常であ
れば、コントローラ（１６）は状ｉＤに移り、不揮発性
メモリをイネーブルし、次に状態Ｅとなりデータバス（
２０）のデータワードを不揮発性メモリ （１４）のＲ
ＡＭ部からＥ’ ＰＲＯＭ部のアドレスバス（１２）上
のアドレスワードのＬＳＢで決まるアドレスに移す、そ
の後、コントローラ（１６）は状態Ｆから初期状ｉＡに
戻るサイクルをする。パワーオフ期間中、ＮＶＰＷＲは
急速に電圧低下するが、コンデンサＣ１が放電するので
、瞬間的ではない、トランジスタＱのエミ７タ回路のコ
ンデンサＣ２は殆んど＋■に充電されているので、充分
大きく、’４源がオフになり＋Ｖが消滅してもコンデン
サＣ１より緩慢に放電する。これはトランジスタＱをオ
ンとし、コンデンサＣ２の電圧からトランジスタＱのエ
ミッタ・コレクタ電圧を差引いた電圧をコレクタに印加
し、その結果ＮＶＳＡ■が高レベルとなり不１１！発性
メモリ（１４）を保護する。ダイオードＤは、「ゴπが
ＮＶＰＷ）ｌよりダイオード電圧降下１個分以上大きく
ならないようにして、メモリ （１４）がＮＶＳＡＶｔ
！入力で過度に高電圧となるのを保護する。
（発明の効果〕
上述の説明から明らかな如く、本発明の不揮発性メモリ
保護装置に依ると、不揮発性メモリに命令を印加する前
に正字な命令シーケンスか否かを判断して、正常な命令
のみをメモリに印加し、パワーアップ又はパワーダウン
時、その他のノイズによる誤った命令が不揮発性メモリ
に希望しないデータの書込を行ってこれを破壊するのを
効果的且つ自動的に阻止することができる。従って、不
揮発性メモリを有する多くの電子機器又はシステムの信
頼性向上に寄与することが極めて大であるという効果を
有する。それ故に、本発明はテレビジョンスタジオ等で
使用する標準信号発性器等への応用に通する。
保護装置に依ると、不揮発性メモリに命令を印加する前
に正字な命令シーケンスか否かを判断して、正常な命令
のみをメモリに印加し、パワーアップ又はパワーダウン
時、その他のノイズによる誤った命令が不揮発性メモリ
に希望しないデータの書込を行ってこれを破壊するのを
効果的且つ自動的に阻止することができる。従って、不
揮発性メモリを有する多くの電子機器又はシステムの信
頼性向上に寄与することが極めて大であるという効果を
有する。それ故に、本発明はテレビジョンスタジオ等で
使用する標準信号発性器等への応用に通する。
第１図は本発明による不揮発性メモリ保護装置の好適−
実施例を含むＵＰシステムの一部のブロック図、第２図
は従来の典型的な不揮発性メモリのブロック図、第３図
は第１図のコントローラのソフトウェアの流れ図、第４
図は第１図のＵ ｌ）システムの構成図、第５図は第４
図のコントローラのソフトウェアの流れ図を示す。 （１０）はマイクロプロセッサ、（１２）はアドレスバ
ス、（１４）は不揮発性メモリ、（１６）はコントロー
ラ、（１８）は電源保護回路、（２０）はデータバス、
（２４）はゲートである。
実施例を含むＵＰシステムの一部のブロック図、第２図
は従来の典型的な不揮発性メモリのブロック図、第３図
は第１図のコントローラのソフトウェアの流れ図、第４
図は第１図のＵ ｌ）システムの構成図、第５図は第４
図のコントローラのソフトウェアの流れ図を示す。 （１０）はマイクロプロセッサ、（１２）はアドレスバ
ス、（１４）は不揮発性メモリ、（１６）はコントロー
ラ、（１８）は電源保護回路、（２０）はデータバス、
（２４）はゲートである。
Claims (1)
- 【特許請求の範囲】 １、アドレスバスを介してマイクロプロセッサに接続さ
れた不揮発性メモリを有する装置であって、上記マイク
ロプロセッサ及び不揮発性メモリ間に接続され上記マイ
クロプロセッサから予め定めた命令シーケンスを受けた
とき有効命令を出力するコントローラと、該コントロー
ラからの有効命令がないとき上記不揮発性メモリをディ
スエーブルする手段とを具える不揮発性メモリ保護装置
。 ２、アドレスバスを介してマイクロプロセッサに接続さ
れた不揮発性メモリを有する装置であって、該装置の電
源のパワーアップ中に上記不揮発性メモリへのディスエ
ーブル信号として上記電源から信号を印加する手段と、
上記電源のパワーダウン中に自動的にディスエーブル信
号を発生する手段とを具える不揮発性メモリ保護装置。 ３、マイクロプロセッサ、不揮発性メモリ及び共通メモ
リバスを有する装置であって、上記マイクロプロセッサ
及び不揮発性メモリ間に接続されコントローラを介して
上記マイクロプロセッサからの命令に予定の命令シーケ
ンスがあるか否かテストすること、上記予定の命令シー
ケンスがあるとき上記コントローラから上記不揮発性メ
モリに有効命令を発生すること、及び上記有効命令がな
いとき上記不揮発性メモリが命令を受けるのを阻止する
こととを有する不揮発性メモリ保護方法。 ４、マイクロプロセッサ、不揮発性メモリ、共通アドレ
スバス及び電源を有する装置であって、パワーアップ期
間中ディエーブル信号として上記不揮発性メモリに上記
電源から信号を印加すること、パワーダウン時に自動的
にディスエーブル信号を発生し上記不揮発性メモリに印
加することとを有し、パワーアップ及びパワーダウン時
に上記不揮発性メモリが命令を受けるのを阻止すること
を特徴とする不揮発性メモリ保護方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/011,956 US5001670A (en) | 1987-02-06 | 1987-02-06 | Nonvolatile memory protection |
| US011956 | 1993-02-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63221446A true JPS63221446A (ja) | 1988-09-14 |
Family
ID=21752687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025558A Pending JPS63221446A (ja) | 1987-02-06 | 1988-02-05 | 不揮発性メモリ保護装置及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5001670A (ja) |
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| JP (1) | JPS63221446A (ja) |
| CA (1) | CA1301358C (ja) |
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- 1988-02-05 DK DK061188A patent/DK61188A/da not_active Application Discontinuation
- 1988-02-05 JP JP63025558A patent/JPS63221446A/ja active Pending
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| CA1301358C (en) | 1992-05-19 |
| EP0278428A2 (en) | 1988-08-17 |
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