JPH01108653A - メモリ内容保護回路 - Google Patents
メモリ内容保護回路Info
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- JPH01108653A JPH01108653A JP62265649A JP26564987A JPH01108653A JP H01108653 A JPH01108653 A JP H01108653A JP 62265649 A JP62265649 A JP 62265649A JP 26564987 A JP26564987 A JP 26564987A JP H01108653 A JPH01108653 A JP H01108653A
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- 230000015654 memory Effects 0.000 title claims abstract description 80
- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 101000941450 Lasioglossum laticeps Lasioglossin-1 Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1458—Protection against unauthorised use of memory or access to memory by checking the subject access rights
- G06F12/1466—Key-lock mechanism
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ内容保護回路に関し、特に書替え可能な
メモリの記憶内容が書込み側の暴走などの異状によって
破壊されるのを防止するメモリ内容保護回路に関する。
メモリの記憶内容が書込み側の暴走などの異状によって
破壊されるのを防止するメモリ内容保護回路に関する。
電子装置のどにＲＡＭや書替え可能なＲＯＭ（ＥＥＦＲ
ＯＭ）のような書替え可能なメモリが広く使われている
。
ＯＭ）のような書替え可能なメモリが広く使われている
。
書替え可能なメモリにデータを書込むＣＰＵなどが暴走
するとメモリの記憶内容が破壊される恐れがある。
するとメモリの記憶内容が破壊される恐れがある。
このような書込み側の暴走に対し、従来、書替え可能な
メモリは同等保護されていなかった。
メモリは同等保護されていなかった。
本発明の目的は、書替え可能なメモリの記憶内容が書込
み側の暴走により破壊されるのを防止するメモリ内容保
護回路を提供することにある。
み側の暴走により破壊されるのを防止するメモリ内容保
護回路を提供することにある。
本発明のメモリ内容保護回路は、書込みデータの中のあ
らかじめ定めた第１のデータを検出する第１のデコーダ
と、前記書込みデータのアドレスデータの中のあらかじ
め定めた第２のデータを検出する第２のデコーダと、こ
の第２のデコーダの検出出力および書込み指示信号が共
にあるとき前記第１のデコーダの検出出力をラッチし、
ラッチ内容により前記書込みデータを書込むメモリの書
込みの可・不可を制御するラッチとを備えて構成される
。
らかじめ定めた第１のデータを検出する第１のデコーダ
と、前記書込みデータのアドレスデータの中のあらかじ
め定めた第２のデータを検出する第２のデコーダと、こ
の第２のデコーダの検出出力および書込み指示信号が共
にあるとき前記第１のデコーダの検出出力をラッチし、
ラッチ内容により前記書込みデータを書込むメモリの書
込みの可・不可を制御するラッチとを備えて構成される
。
以下実施例を示す図面を参照して本発明について詳細に
説明する。
説明する。
第１図は、本発明のメモリ内容保護回路の第１の実施例
を示すブロック図である。
を示すブロック図である。
この第１の実施例は、デコーダ１．デコーダ２、ＮＯＲ
回路３．ラッチ４およびＯＲ回路５を備えて構成されて
いる。
回路３．ラッチ４およびＯＲ回路５を備えて構成されて
いる。
１１は第１の実施例によって保護されるメモリである。
端子りはデータバス１３に接続され、端子Ａはアドレス
１４に接続されている。端子で百が０″のとき動作し、
端子Ｗπが“０ ＋＋であればデータバス１３から入力
するデータをアドレスバス１４から入力するデータのア
ドレスに書込み、端子π罫が“０″であればアドレスバ
ス１４から入力するデータのアドレスの記憶内容をデー
タバス１３に読出す。
１４に接続されている。端子で百が０″のとき動作し、
端子Ｗπが“０ ＋＋であればデータバス１３から入力
するデータをアドレスバス１４から入力するデータのア
ドレスに書込み、端子π罫が“０″であればアドレスバ
ス１４から入力するデータのアドレスの記憶内容をデー
タバス１３に読出す。
１２はメモリ１１にデータを書込んだり読出したりする
ＣＰＵである。端子りはデータバス１３に、端子Ａはア
ドレスバス１４に、それぞれ接続されている。書込み時
には端子Ｗπを“′Ｏ”にし、読出し時には端子百■を
Ｏ”にする。
ＣＰＵである。端子りはデータバス１３に、端子Ａはア
ドレスバス１４に、それぞれ接続されている。書込み時
には端子Ｗπを“′Ｏ”にし、読出し時には端子百■を
Ｏ”にする。
デコーダ１は、データバス１３からデータＤＡ工が入力
すると出力端子ＯＵＴを“０″にする。
すると出力端子ＯＵＴを“０″にする。
デコーダ２は、アドレスバス１４から入力するデータが
メモリ１１のアドレスデータであると端子Ｃ８１を“０
″にし、更に、このデータがＡＤ工であると端子Ｃ８２
を０′′にする。ＮＯＲ回路３の２入力端子は、デコー
ダ２の端子Ｃ８２およびＣＰＵ１２の端子Ｈに接続され
ている。
メモリ１１のアドレスデータであると端子Ｃ８１を“０
″にし、更に、このデータがＡＤ工であると端子Ｃ８２
を０′′にする。ＮＯＲ回路３の２入力端子は、デコー
ダ２の端子Ｃ８２およびＣＰＵ１２の端子Ｈに接続され
ている。
ラッチ４のクロック端子ＣはＮＯＲ回路３の出力端子に
接続され、入力端子りはデコーダ１の出力端子ＯＵＴに
接続されている。ＯＲ回路５の一方の入力端子はラッチ
４の出力端子Ｑに接続され、他方の入力端子はＣＰＵ１
２の端子Ｗπに接続される。メモリ１１の端子酉はデコ
ーダ２の端子Ｃ８Ｉに接続され、端子ＷπはＯＲ回路５
の出力端子に接続され、端子■はＣ！ＰＵ１２の端子π
ｌに接続される。
接続され、入力端子りはデコーダ１の出力端子ＯＵＴに
接続されている。ＯＲ回路５の一方の入力端子はラッチ
４の出力端子Ｑに接続され、他方の入力端子はＣＰＵ１
２の端子Ｗπに接続される。メモリ１１の端子酉はデコ
ーダ２の端子Ｃ８Ｉに接続され、端子ＷπはＯＲ回路５
の出力端子に接続され、端子■はＣ！ＰＵ１２の端子π
ｌに接続される。
ＣＰＵ１２がメモリ１１に書込むべき一連のデータの先
頭データをデータＤＡＩにし、この先頭データのアドレ
スデータをデータＡＤＩにしておく。また、末尾データ
をデータＤＡＩとは異るデータにし、この末尾データの
アドレスデータをデータＡＤＩにしておく。
頭データをデータＤＡＩにし、この先頭データのアドレ
スデータをデータＡＤＩにしておく。また、末尾データ
をデータＤＡＩとは異るデータにし、この末尾データの
アドレスデータをデータＡＤＩにしておく。
ＣＰＵ１２のメモリ１１への書込みの先頭で、データバ
ス１３からデコーダｌにデータＤＡＩが入力してデコー
ダ１の出力端子ＯＵＴが“０′″になり、アドレスバス
１４からデコーダ２にデータＡＤＩが入力してデコーダ
２の端子Ｃ８２が“Ｏ“になる。このときＣＰＵ１２の
端子ＷπはＩｆ ０１１であるので、ＮＯＲ回路３が“
′ｌ″を出力し、ラッチ４は“０″をラッチして出力端
子Ｑを“０′”にし、ＯＲ回路５は“０°”を出力する
。また、書込み完了までデコーダ２の端子Ｃ８１はＩＩ
０１１になっている。以上のようにしてメモリ１１の
端子■、Ｗπが“０″になるので、メモリ１１は書込み
可能となる。
ス１３からデコーダｌにデータＤＡＩが入力してデコー
ダ１の出力端子ＯＵＴが“０′″になり、アドレスバス
１４からデコーダ２にデータＡＤＩが入力してデコーダ
２の端子Ｃ８２が“Ｏ“になる。このときＣＰＵ１２の
端子ＷπはＩｆ ０１１であるので、ＮＯＲ回路３が“
′ｌ″を出力し、ラッチ４は“０″をラッチして出力端
子Ｑを“０′”にし、ＯＲ回路５は“０°”を出力する
。また、書込み完了までデコーダ２の端子Ｃ８１はＩＩ
０１１になっている。以上のようにしてメモリ１１の
端子■、Ｗπが“０″になるので、メモリ１１は書込み
可能となる。
書込みの末尾では、デコーダ１の入力はデータＤＡＩと
異り、デコーダ２への入力はデータＡＤ■となるので、
ラッチ４はＬＬ Ｉ ｎをラッチし、ＯＲ回路５が１′
″を出力してメモリ１１は書込み不可になる。
異り、デコーダ２への入力はデータＡＤ■となるので、
ラッチ４はＬＬ Ｉ ｎをラッチし、ＯＲ回路５が１′
″を出力してメモリ１１は書込み不可になる。
以上説明したように第１図に示す実施例は、ＣＰＵ１２
が出力する書込み指示信号（端子Ｗπの状態）をＯＲ回
路５でゲートしてからメモリ１１の端子Ｗπに入力する
ことにより、メモリ１１の書込みの可・不可をラッチ４
のラッチ内容で制御−６−＼・ している。
が出力する書込み指示信号（端子Ｗπの状態）をＯＲ回
路５でゲートしてからメモリ１１の端子Ｗπに入力する
ことにより、メモリ１１の書込みの可・不可をラッチ４
のラッチ内容で制御−６−＼・ している。
ＣＰＵ１２が暴走してもデータバス１３のデータがＤＡ
Ｉになり、同時にアドレスバス１４のデータがＡＤＩに
なる可能性は少ないので、ＣＰＵ１２が暴走してもラッ
チ４の出力端子Ｑが°Ｏ′”になる可能性は少なく、こ
の暴走によりメモリ１１に誤って書込みが行われる可能
性は少く、メモリ１１の記憶内容をＣＰＵ１２の暴走か
ら保護できる。
Ｉになり、同時にアドレスバス１４のデータがＡＤＩに
なる可能性は少ないので、ＣＰＵ１２が暴走してもラッ
チ４の出力端子Ｑが°Ｏ′”になる可能性は少なく、こ
の暴走によりメモリ１１に誤って書込みが行われる可能
性は少く、メモリ１１の記憶内容をＣＰＵ１２の暴走か
ら保護できる。
第２図は、本発明のメモリ内容保護回路の第２の実施例
を示すブロック図である。
を示すブロック図である。
この第２の実施例は、第１図に示す実施例からＯＲ回路
５を取除き、ラッチ４の出力端子ＱおよびＣＰＵ１２の
端子π■に２入力端子が接続されたＡＮＤ回路６と、Ａ
ＮＤ回路６の出力端子およびデコーダ２の端子Ｃ８Ｉに
２入力端子が接続されメモリ１１の端子■に出力端子が
接続されたＯＲ回路７とを付加して構成されている。メ
モリ１１の端子ＷπはＣＰＵ１２の端子Ｗπに接続する
。
５を取除き、ラッチ４の出力端子ＱおよびＣＰＵ１２の
端子π■に２入力端子が接続されたＡＮＤ回路６と、Ａ
ＮＤ回路６の出力端子およびデコーダ２の端子Ｃ８Ｉに
２入力端子が接続されメモリ１１の端子■に出力端子が
接続されたＯＲ回路７とを付加して構成されている。メ
モリ１１の端子ＷπはＣＰＵ１２の端子Ｗπに接続する
。
ラッチ４が書込みの先頭で“Ｏ″をラッチし、末尾で１
°”をラッチすることは、第１図に示す実施例における
と同様である。書込み中、ＡＮＤ回路６の出力が“０”
になり、ＯＲ回路７の出力も“０パになるので、メモリ
１１は書込み可となる。書込みの末尾では、Ｃ！ＰＵ１
２の端子π■は“１°であるから、ＡＮＤ回路６が“１
°”を出力し、ＯＲ回路７が“１”を出力するので、メ
モリ１１は書込み不可になる。読出し時には、ＣＰＵ１
２の端子π■がＩＩ ＯＩＩになるので、ＡＮＤ回路６
はラッチ４のラッチ内容に無関係に“０″を出力し、Ｏ
Ｒ回路７はデコーダ２の端子ｃｓ１の状態をそのままメ
モリ１１の端子で百へ出力し、メモリ１１は読出し可に
なる。
°”をラッチすることは、第１図に示す実施例における
と同様である。書込み中、ＡＮＤ回路６の出力が“０”
になり、ＯＲ回路７の出力も“０パになるので、メモリ
１１は書込み可となる。書込みの末尾では、Ｃ！ＰＵ１
２の端子π■は“１°であるから、ＡＮＤ回路６が“１
°”を出力し、ＯＲ回路７が“１”を出力するので、メ
モリ１１は書込み不可になる。読出し時には、ＣＰＵ１
２の端子π■がＩＩ ＯＩＩになるので、ＡＮＤ回路６
はラッチ４のラッチ内容に無関係に“０″を出力し、Ｏ
Ｒ回路７はデコーダ２の端子ｃｓ１の状態をそのままメ
モリ１１の端子で百へ出力し、メモリ１１は読出し可に
なる。
以上説明したように第２図に示す実施例は、デコーダ２
が出力するチップセレクト信号（端子Ｃ８Ｉの状態）を
ＯＲ回路７でゲートしてからメモリ１１の端子■に入力
することにより、メモリ１１の書込み可・不可をラッチ
４のラッチ内容で制御している。
が出力するチップセレクト信号（端子Ｃ８Ｉの状態）を
ＯＲ回路７でゲートしてからメモリ１１の端子■に入力
することにより、メモリ１１の書込み可・不可をラッチ
４のラッチ内容で制御している。
ＣＰＵ１２の暴走によりラッチ４の出力端子Ｑが０゛に
なる可能性が少いのは第１図に示す実施例におけると同
じであり、この暴走によってもＣＰＵ１２の端子Ｗπ、
π下が共に“０″′になることはないと考えてよいから
、メモリ１１の端子σに、Ｗπが共にＩＩ ＯＩＩにな
る可能性は少く、メモリ１１の記憶内容をＣＰＵ１２の
暴走から保護できる。
なる可能性が少いのは第１図に示す実施例におけると同
じであり、この暴走によってもＣＰＵ１２の端子Ｗπ、
π下が共に“０″′になることはないと考えてよいから
、メモリ１１の端子σに、Ｗπが共にＩＩ ＯＩＩにな
る可能性は少く、メモリ１１の記憶内容をＣＰＵ１２の
暴走から保護できる。
第３図は、本発明のメモリ内容保護回路の第３の実施例
を示すブロック図である。
を示すブロック図である。
１５はこの第３の実施例によって保護されるシリアル入
出力型のメモリであり、端子で瓦が０′″のとき動作し
、書込み指示信号、読出し指示信号、アドレスデータ、
書込みデータをシリアルデータとしてシリアル端子Ｓか
ら入力し、読出しデータをシリアルデータとしてシリア
ル端子Ｓから出力し、シリアルクロック端子ＳＣから入
力するシリアルクロックで動作する。
出力型のメモリであり、端子で瓦が０′″のとき動作し
、書込み指示信号、読出し指示信号、アドレスデータ、
書込みデータをシリアルデータとしてシリアル端子Ｓか
ら入力し、読出しデータをシリアルデータとしてシリア
ル端子Ｓから出力し、シリアルクロック端子ＳＣから入
力するシリアルクロックで動作する。
ＣＰＵ１６はメモリ１５にデータを書込んだり読出した
りするＣＰＵであり、第１図におけるＣＰＵ１２と同様
な端子Ｗπ、ＲＤ、Ｄ、Ａのほかに、メモリ１５ヘシリ
アルクロツクを出力するシリアルクロック端子ＳＣと、
メモリ１５とシリアルデータをやりとりするシリアル端
子Ｓとをもっている。
りするＣＰＵであり、第１図におけるＣＰＵ１２と同様
な端子Ｗπ、ＲＤ、Ｄ、Ａのほかに、メモリ１５ヘシリ
アルクロツクを出力するシリアルクロック端子ＳＣと、
メモリ１５とシリアルデータをやりとりするシリアル端
子Ｓとをもっている。
第３図に示す実施例は、第」図に示す実施例におけるデ
コーダ２を端子Ｃ８１のないデコーダ１７に置換え、Ｏ
Ｒ回路５を除去し、ラッチ４の出力端子Ｑをメモリ１５
の端子−０３−に接続して構成されている。
コーダ２を端子Ｃ８１のないデコーダ１７に置換え、Ｏ
Ｒ回路５を除去し、ラッチ４の出力端子Ｑをメモリ１５
の端子−０３−に接続して構成されている。
ラッチ４のラッチ内容によってメモリ１５の端子で不”
の状態を制御することによりメモリ１５の書込みの可・
不可を制御すること、および、この制御によりメモリ１
５の記憶内容をＣＰＵ１６の暴走から保護できることは
第２図に示す実施例におけると同じである。
の状態を制御することによりメモリ１５の書込みの可・
不可を制御すること、および、この制御によりメモリ１
５の記憶内容をＣＰＵ１６の暴走から保護できることは
第２図に示す実施例におけると同じである。
第４図は、本発明のメモリ内容保護回路の第４の実施例
を示すブロック図である。
を示すブロック図である。
この第４の実施例もＣＰＵ１６により書込み。
読出しが行なわれるシリアル入出力型のメモリー１＼ｐ
− １８を保護するものであり、第３図に示す実施例に、ラ
ッチ４の出力端干すおよびＣＰＵ１６のシリアルクロッ
ク端子ＳＣに２入力端子が接続されメモリ１８のシリア
ルクロック端子ＳＣに出力端子が接続されたＡＮＤ回路
８を付加して構成されている。なお、メモリ１８は端子
■のない型のものである。
− １８を保護するものであり、第３図に示す実施例に、ラ
ッチ４の出力端干すおよびＣＰＵ１６のシリアルクロッ
ク端子ＳＣに２入力端子が接続されメモリ１８のシリア
ルクロック端子ＳＣに出力端子が接続されたＡＮＤ回路
８を付加して構成されている。なお、メモリ１８は端子
■のない型のものである。
第１図に示す実施例の説明で既に述べたように、書込み
の先頭でラッチ４の出力端子Ｑが“ＯＩＩになるので、
出力端干すが“１″になり、その結果、ＡＮＤ［１８が
メモリ１８ヘシリアルクロツクを出力し、メモリ１８は
入出力可となる。書込みの末尾ではラッチ４の出力端子
寛がパ０°′になるので、ＡＮＤ回路８はシリアルクロ
ックを出力せず、メモリ１８は入出力不可になる。
の先頭でラッチ４の出力端子Ｑが“ＯＩＩになるので、
出力端干すが“１″になり、その結果、ＡＮＤ［１８が
メモリ１８ヘシリアルクロツクを出力し、メモリ１８は
入出力可となる。書込みの末尾ではラッチ４の出力端子
寛がパ０°′になるので、ＡＮＤ回路８はシリアルクロ
ックを出力せず、メモリ１８は入出力不可になる。
以上説明したように第４図に示す実施例は、ＣＰＵ１６
が出力するシリアルクロックをＡＮＤ回路８でゲートし
てからメモリ１８に入力することにより、メモリ１８の
入出力の可・不可をラッチ４のラッチ内容で制御してい
る。この制御によりメモリ１８の記憶内容をＣＰＵ１６
の暴走から保護できることは第１図に示す実施例におけ
ると同じである。
が出力するシリアルクロックをＡＮＤ回路８でゲートし
てからメモリ１８に入力することにより、メモリ１８の
入出力の可・不可をラッチ４のラッチ内容で制御してい
る。この制御によりメモリ１８の記憶内容をＣＰＵ１６
の暴走から保護できることは第１図に示す実施例におけ
ると同じである。
第５図は、本発明のメモリ内容保護回路の第５の実施例
を示すブロック図である。
を示すブロック図である。
この第５の実施例は、第１図に示す実施例にタイマ９を
付加して構成されている。タイマ９は、ＮＯＲ回路３が
１″を出力するとスタートし、一定時間経過するとラッ
チ４をセットしてラッチ４の出力端子Ｑを“１°′にす
る。この経過時間は、ＣＰＵ１２がメモリ１１に書込む
一連のデータの最長継続時間よりやや長くなるように設
定する。
付加して構成されている。タイマ９は、ＮＯＲ回路３が
１″を出力するとスタートし、一定時間経過するとラッ
チ４をセットしてラッチ４の出力端子Ｑを“１°′にす
る。この経過時間は、ＣＰＵ１２がメモリ１１に書込む
一連のデータの最長継続時間よりやや長くなるように設
定する。
ＣＰＵ１２がメモリ１１に書込みを始めたとき、ＮＯＲ
回路３が“ｌ″を出力するのでタイマ９がスタートする
。書込みが完了するとラッチ４の出力端子Ｑが“１″に
なり、その後にタイマ９がメモリ４をセットするが、こ
のときラッチ４は既にセットされている。したがって、
ＣＰＵ１２が正常に動作していれば、第５図に示す実施
例は第１図に示す実施例と同様に動作する。
回路３が“ｌ″を出力するのでタイマ９がスタートする
。書込みが完了するとラッチ４の出力端子Ｑが“１″に
なり、その後にタイマ９がメモリ４をセットするが、こ
のときラッチ４は既にセットされている。したがって、
ＣＰＵ１２が正常に動作していれば、第５図に示す実施
例は第１図に示す実施例と同様に動作する。
メモリ１１への書込みが正常に開始され、一連の書込み
が完了する前にＣＰＵ１２が暴走すると、それ以降誤っ
た書込が行われる可能性がある。しかし、書込み開始後
一定時間経過するとタイマ９カラツチ４をセットするの
で、それ以降メモリ１１の書込は不可になり、メモリ１
１の記憶内容のそれ以上の破壊は防止される。
が完了する前にＣＰＵ１２が暴走すると、それ以降誤っ
た書込が行われる可能性がある。しかし、書込み開始後
一定時間経過するとタイマ９カラツチ４をセットするの
で、それ以降メモリ１１の書込は不可になり、メモリ１
１の記憶内容のそれ以上の破壊は防止される。
以上説明したように第５図に示す実施例は、正常に書込
みが開始され、書込みの継続中にＣＰＵ１２が暴走して
も、この暴走によるメモリ１１の記憶内容の破壊を少く
できる効果がある。
みが開始され、書込みの継続中にＣＰＵ１２が暴走して
も、この暴走によるメモリ１１の記憶内容の破壊を少く
できる効果がある。
第２図に示す実施例、第３図に示す実施例、あるいは第
４図に示す実施も、第５図に示す実施例におけると同様
にタイマ９を付加すれば、同じ効果が得られる。
４図に示す実施も、第５図に示す実施例におけると同様
にタイマ９を付加すれば、同じ効果が得られる。
以上詳細に説明したように本発明のメモリ内容保護回路
は、特定のアドレスデータＡＤＩをもった特定の書込み
データＤＡＩを検出すると以降メモリの書込を可にし、
アドレスデータＡＤＩをもちデータＤＡＩとは異なるデ
ータを検出すると以降メモリの書込みを不可するように
構成されているので、メモリに書込む一連のデータの先
頭データをデータＤＡＩ、そのアドレスデータをデータ
ＡＤＩにし、末尾データをデータＤＡＩと異なったデー
タにし、そのアドレスデータをデータＡＤ工にすること
により、メモリの記憶内容が書込み側の暴走などの異状
によって破壊されるのを防止できる効果がある。
は、特定のアドレスデータＡＤＩをもった特定の書込み
データＤＡＩを検出すると以降メモリの書込を可にし、
アドレスデータＡＤＩをもちデータＤＡＩとは異なるデ
ータを検出すると以降メモリの書込みを不可するように
構成されているので、メモリに書込む一連のデータの先
頭データをデータＤＡＩ、そのアドレスデータをデータ
ＡＤＩにし、末尾データをデータＤＡＩと異なったデー
タにし、そのアドレスデータをデータＡＤ工にすること
により、メモリの記憶内容が書込み側の暴走などの異状
によって破壊されるのを防止できる効果がある。
第１図は、本発明のメモリ内容保護回路の第１の実施例
を示すブロック図、 第２図〜第５図は同じく第２〜第５の実施例をそれぞれ
示すブロック図である。 １．２．１７・・・・・・デコーダ、３・・・・・・Ｎ
ＯＲ回路、４・・・・・・ラッチ、５，７・・・・・・
ＯＲ回路、６，８・・・・・・ＡＮＤ回路、９・・・・
・・タイマ、１１，１５．１８・・・・・・メモリ、１
２．１’６・・・・・・ＣＰＵ、１３・・・・・・デー
タバス、１４・・・・・・アドレスバス。 代理人 弁理士 内 原 音 第３図 第４図
を示すブロック図、 第２図〜第５図は同じく第２〜第５の実施例をそれぞれ
示すブロック図である。 １．２．１７・・・・・・デコーダ、３・・・・・・Ｎ
ＯＲ回路、４・・・・・・ラッチ、５，７・・・・・・
ＯＲ回路、６，８・・・・・・ＡＮＤ回路、９・・・・
・・タイマ、１１，１５．１８・・・・・・メモリ、１
２．１’６・・・・・・ＣＰＵ、１３・・・・・・デー
タバス、１４・・・・・・アドレスバス。 代理人 弁理士 内 原 音 第３図 第４図
Claims (2)
- （１）書込みデータの中のあらかじめ定めた第１のデー
タを検出する第１のデコーダと、 前記書込みデータのアドレスデータの中のあらかじめ定
めた第２のデータを検出する第２のデコーダと、 この第２のデコーダの検出出力および書込み指示信号が
共にあるとき前記第１のデコーダの検出出力をラッチし
、ラッチ内容により前記書込みデータを書込むメモリの
書込みの可・不可を制御するラッチと、 を備えたことを特徴とするメモリ内容保護回路。 - （２）ラッチが第１のデコーダの検出出力をラッチして
からあらかじめ定めた時間経過後に前記ラッチをラッチ
前の状態に戻すタイマを含む特許請求の範囲第１項記載
のメモリ内容保護回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265649A JPH01108653A (ja) | 1987-10-20 | 1987-10-20 | メモリ内容保護回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP62265649A JPH01108653A (ja) | 1987-10-20 | 1987-10-20 | メモリ内容保護回路 |
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ID=17420070
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Country Status (3)
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- 1988-10-20 GB GB8824598A patent/GB2211327B/en not_active Expired - Fee Related
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| JPH08101798A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | バックアップデータ保護回路 |
Also Published As
| Publication number | Publication date |
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| GB2211327A (en) | 1989-06-28 |
| GB2211327B (en) | 1992-04-29 |
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