JPS6041148A - 記憶保護方式 - Google Patents
記憶保護方式Info
- Publication number
- JPS6041148A JPS6041148A JP58147994A JP14799483A JPS6041148A JP S6041148 A JPS6041148 A JP S6041148A JP 58147994 A JP58147994 A JP 58147994A JP 14799483 A JP14799483 A JP 14799483A JP S6041148 A JPS6041148 A JP S6041148A
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- JP
- Japan
- Prior art keywords
- signal
- memory access
- sent
- circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、システムリセット時に於ける記憶装置の記憶
内容が破壊されないように保護する記憶保護方式に関す
るものである。
内容が破壊されないように保護する記憶保護方式に関す
るものである。
従来技術と問題点
プロセッサとハスを介して複数の人出力制御装置とが接
続され、且つそのパスを介して記憶装置が接続され、プ
ロセッサ又は入出力制御装置から記憶装置をアクセスす
る情報処理システムに於いては、メモリアクセス要求の
競合を整理する為に、アクセス優先順位回路が設けられ
ている。そして、メモリアクセス要求を送出した装置に
対してアクセス優先順位回路は、優先順位に従ってメモ
リアクセスＯＫ信号を送出し、このメモリアクセスＯＫ
信号を受信した装置が記憶装置に対するアクセスを可能
とするものである。
続され、且つそのパスを介して記憶装置が接続され、プ
ロセッサ又は入出力制御装置から記憶装置をアクセスす
る情報処理システムに於いては、メモリアクセス要求の
競合を整理する為に、アクセス優先順位回路が設けられ
ている。そして、メモリアクセス要求を送出した装置に
対してアクセス優先順位回路は、優先順位に従ってメモ
リアクセスＯＫ信号を送出し、このメモリアクセスＯＫ
信号を受信した装置が記憶装置に対するアクセスを可能
とするものである。
又何等かの障害等によりシステムリセットを行って、初
期状態に復帰させることがあり、その為のシステム再立
上げ回路が設けられている。このシステム再立上げ回路
にシステム再立上げ起動信号が加えられると、プロセッ
サや入出力側ｆｆｆｌｌ装置に対してシステムリセット
信号を送出して、それぞれ初期状態にリセットさせるも
のである。
期状態に復帰させることがあり、その為のシステム再立
上げ回路が設けられている。このシステム再立上げ回路
にシステム再立上げ起動信号が加えられると、プロセッ
サや入出力側ｆｆｆｌｌ装置に対してシステムリセット
信号を送出して、それぞれ初期状態にリセットさせるも
のである。
このシステムリセット時に、記憶装置に対する書込動作
が継続中であっても、システムリセット信号によりリセ
ットされるから、アドレス信号や書込情報が途中で消滅
する。この消滅過程でアドレス信号や書込情報は不確定
の状態となり、記憶装置の内容が破壊される虞れがある
。このような記憶装置の記憶内容に於いて、再立上げが
実行されると、再度システムダウンとなる場合が生じ、
再立上げ動作が失敗する欠点があった。
が継続中であっても、システムリセット信号によりリセ
ットされるから、アドレス信号や書込情報が途中で消滅
する。この消滅過程でアドレス信号や書込情報は不確定
の状態となり、記憶装置の内容が破壊される虞れがある
。このような記憶装置の記憶内容に於いて、再立上げが
実行されると、再度システムダウンとなる場合が生じ、
再立上げ動作が失敗する欠点があった。
発明の目的
本発明は、システムリセット時に、記憶装置へのアクセ
スがない状態にして、システムリセットを行わせ、記憶
装置の記憶内容が破壊されないようにすることを目的と
するものである。
スがない状態にして、システムリセットを行わせ、記憶
装置の記憶内容が破壊されないようにすることを目的と
するものである。
発明の構成
本発明は、システム再立上げ起動信号により、システム
再立上げ回路からアクセス優先順位回路にメモリアクセ
ス禁止信号を送出し、所定時間後に前記システム再立上
げ回路がら入出力制御装置及びプロセッサにシステムリ
セット信号を送出することを特徴とするものであり、以
下実施例について詳細に説明する。
再立上げ回路からアクセス優先順位回路にメモリアクセ
ス禁止信号を送出し、所定時間後に前記システム再立上
げ回路がら入出力制御装置及びプロセッサにシステムリ
セット信号を送出することを特徴とするものであり、以
下実施例について詳細に説明する。
発明の実施例
第１図は、本発明の実施例の要部ブロック図であり、Ｃ
ＰＵはプロセッサ、ＳＲ３はシステム再立上げ回路、Ｔ
Ｇはタイミング発生回路、ＭＰＲはメモリアクセス優先
順位回路、ＧＩＯ〜Ｇｉｎ、０２０〜Ｇ２ｎはゲート回
路、ＭＭは主記憶装置、Ｉ ＯＣＩ ” Ｉ ＯＣｎは
入出力制御装置、ＣＢは制御ハス、ＡＢはアドレスバス
、ＤＢはデータバス、Ｉｌｏは磁気テープ装置等の入出
力装置である。メモリアクセス優先順位回路ＭＰＲば、
ゲート回路ＧＩＯ〜ＧｉｎによりプロセッサＣＰＵの優
先順位が最も高く、入出力制御装置１０ＣＩが次に高く
、入出力制御装置Ｉ ＯＣｎが最も低くなるように設定
されている。
ＰＵはプロセッサ、ＳＲ３はシステム再立上げ回路、Ｔ
Ｇはタイミング発生回路、ＭＰＲはメモリアクセス優先
順位回路、ＧＩＯ〜Ｇｉｎ、０２０〜Ｇ２ｎはゲート回
路、ＭＭは主記憶装置、Ｉ ＯＣＩ ” Ｉ ＯＣｎは
入出力制御装置、ＣＢは制御ハス、ＡＢはアドレスバス
、ＤＢはデータバス、Ｉｌｏは磁気テープ装置等の入出
力装置である。メモリアクセス優先順位回路ＭＰＲば、
ゲート回路ＧＩＯ〜ＧｉｎによりプロセッサＣＰＵの優
先順位が最も高く、入出力制御装置１０ＣＩが次に高く
、入出力制御装置Ｉ ＯＣｎが最も低くなるように設定
されている。
従って、システム再立上げ回路ＳＲ３からのメモリアク
セス禁止信号す力げＯ”の状態、即ち定宙状態に於いて
は、プロセッサＣＰＵ及び入出力制御装置ｆｏｃｉ〜ｌ
０Ｃｎがメモリアクセス要求信号ｄ、ｆ、ｈをメモリア
クセス優先順位回路ＭＰＨに送出すると、優先順位に従
ってメモリアクセスＯＫ信号ｅ、ｇ、ｉが出力されるこ
とになり、同時にメモリアクセス要求信号ｊが上記１．
ａ装置ＭＭに加えられ、主記憶装置ＭＭに対するアクセ
スが可能となる。例えば、プロセッサＣＰＵからのメモ
リアクセス要求信号ｄと入出力制御装置１０ＣＩからの
メモリアクセス要求信号ｆとが同時にメモリアクセス優
先順位回路ＭＰＲに送出されると、ゲート回路Ｇｌｌに
より入出力制御装置ｌ０ＣＩからのメモリアクセス要求
信号ｆは阻止され、プロセッサＣＰＵからのメモリアク
セス要求信号ｄのみがゲート回路ＧＩＯ，Ｇ２０を介し
て主記憶装置ＭＭにメモリアクセス要求信号ｊとして加
えられると共に、メモリアクセスＯＫ信号ｅがプロセッ
サＣＰＵに返送される。
セス禁止信号す力げＯ”の状態、即ち定宙状態に於いて
は、プロセッサＣＰＵ及び入出力制御装置ｆｏｃｉ〜ｌ
０Ｃｎがメモリアクセス要求信号ｄ、ｆ、ｈをメモリア
クセス優先順位回路ＭＰＨに送出すると、優先順位に従
ってメモリアクセスＯＫ信号ｅ、ｇ、ｉが出力されるこ
とになり、同時にメモリアクセス要求信号ｊが上記１．
ａ装置ＭＭに加えられ、主記憶装置ＭＭに対するアクセ
スが可能となる。例えば、プロセッサＣＰＵからのメモ
リアクセス要求信号ｄと入出力制御装置１０ＣＩからの
メモリアクセス要求信号ｆとが同時にメモリアクセス優
先順位回路ＭＰＲに送出されると、ゲート回路Ｇｌｌに
より入出力制御装置ｌ０ＣＩからのメモリアクセス要求
信号ｆは阻止され、プロセッサＣＰＵからのメモリアク
セス要求信号ｄのみがゲート回路ＧＩＯ，Ｇ２０を介し
て主記憶装置ＭＭにメモリアクセス要求信号ｊとして加
えられると共に、メモリアクセスＯＫ信号ｅがプロセッ
サＣＰＵに返送される。
システム再立上げ回路ＳＲ３にシステム再立上げ起動信
号ａが入力されると、タイミング発生回路ＴＧが起動さ
れ、まずメモリアクセス禁止信号すを送出する。それに
より、それ以後のメモリアクセス要求信号はゲート回路
０２０〜Ｇ２ｎにより阻止され、メモリアクセスＯＫ信
号は送出されないことになる。その時点ではシステムリ
セット信号Ｃは送出されていないので、主記憶装置ＭＭ
に対するアドレス信号や書込情報は、書込完了まで保持
されているから、主記憶装置ＭＭの記憶内容が破壊され
るようなことはない。
号ａが入力されると、タイミング発生回路ＴＧが起動さ
れ、まずメモリアクセス禁止信号すを送出する。それに
より、それ以後のメモリアクセス要求信号はゲート回路
０２０〜Ｇ２ｎにより阻止され、メモリアクセスＯＫ信
号は送出されないことになる。その時点ではシステムリ
セット信号Ｃは送出されていないので、主記憶装置ＭＭ
に対するアドレス信号や書込情報は、書込完了まで保持
されているから、主記憶装置ＭＭの記憶内容が破壊され
るようなことはない。
次にシステムリセット信号ＣがプロセッサＣＰＵ及び入
出力制御装置１０ＣＩ〜ｌ０Ｃｎに送出されて、システ
ムリセットが行われる。
出力制御装置１０ＣＩ〜ｌ０Ｃｎに送出されて、システ
ムリセットが行われる。
第２図は、システム再立上げ起動信号ａ、メモリアクセ
ス禁止信号す及びシステムリセット信号Ｃのタイムチャ
ートを示すもので、システム再立上げ起動信号ａにより
、システム再立上げ回路ＳＲ３のタイミング発生回路Ｔ
Ｇが起動されて、メモリアクセス禁止信号すが送出され
、主記憶装置ＭＭの書込サイクル時間に対応した時間後
に、即ち書込みが完了する時間に相当する時間後に、シ
ステムリセット信号Ｃが送出される。
ス禁止信号す及びシステムリセット信号Ｃのタイムチャ
ートを示すもので、システム再立上げ起動信号ａにより
、システム再立上げ回路ＳＲ３のタイミング発生回路Ｔ
Ｇが起動されて、メモリアクセス禁止信号すが送出され
、主記憶装置ＭＭの書込サイクル時間に対応した時間後
に、即ち書込みが完了する時間に相当する時間後に、シ
ステムリセット信号Ｃが送出される。
メモリアクセス優先順位回路ＭＰＲは、前述の構成以外
に他の任意の構成を採用することができるもので、その
場合に於いても、システム再立上げ回路ＳＲ３からのメ
モリアクセス禁止信号すにより、メモリアクセス要求を
禁止できる構成であれば良いものである。又システム再
立上げ回路ＳＲ３のタイミング発生回路ＴＧは、周知の
タイミング発生回路を適用し、メモリアクセス禁止信号
す及びシステムリセット信号Ｃを出力する構成とするこ
とは容易である。
に他の任意の構成を採用することができるもので、その
場合に於いても、システム再立上げ回路ＳＲ３からのメ
モリアクセス禁止信号すにより、メモリアクセス要求を
禁止できる構成であれば良いものである。又システム再
立上げ回路ＳＲ３のタイミング発生回路ＴＧは、周知の
タイミング発生回路を適用し、メモリアクセス禁止信号
す及びシステムリセット信号Ｃを出力する構成とするこ
とは容易である。
発明の詳細
な説明したように、本発明は、システム再立上げ起動信
号ａにより、システム再立上げ回路ＳＲ５からアクセス
優先順位回路ＭＰＨにメモリアクセス禁止信号すを送出
し、記憶装置ＭＭの書込み完了となる時間に相当する所
定時間後に前記システム再立上げ回路ＳＲ３から人出力
制御装置及びプロセッサにシステムリセット信号Ｃを送
出して、システムリセットを行わせるものであるから、
記憶装置に対して書込み途中でシステムリセットが行わ
れることがなく、従って記憶内容の破壊が生じることが
なくなる。即ぢ、再立上げ動作が保ｄｉ［されることに
なる。
号ａにより、システム再立上げ回路ＳＲ５からアクセス
優先順位回路ＭＰＨにメモリアクセス禁止信号すを送出
し、記憶装置ＭＭの書込み完了となる時間に相当する所
定時間後に前記システム再立上げ回路ＳＲ３から人出力
制御装置及びプロセッサにシステムリセット信号Ｃを送
出して、システムリセットを行わせるものであるから、
記憶装置に対して書込み途中でシステムリセットが行わ
れることがなく、従って記憶内容の破壊が生じることが
なくなる。即ぢ、再立上げ動作が保ｄｉ［されることに
なる。
第１図は本発明の実施例のブロック図、第２図はシステ
ム再立上げ起動信号、メモリアクセス禁止信号及びシス
テムリセット信号のタイムチャートを示すものである。 ＣＰＵはプロセッサ、ＳＲ３はシステム再立上げ回路、
ＴＧはタイミング発生回路、ＭＰＲはメモリアクセス優
先順位回路、ＧＩＯ〜Ｇｌｎ、Ｇ２０〜０２ｎはゲート
回路、ＭＭは主記憶装置、１０ＣＩ〜ｌ０Ｃｎは入出力
制御装置、ＣＢは制御バス、ＡＢはアドレスバス、ＤＢ
はデータバス、Ｉｌｏは磁気テープ装置等の入出力装置
、ａはシステム再立上げ起動信号、ｂはメモリアクセス
禁止信号、Ｃはシステムリセット信号、ｄ、ｆ。 ｈはメモリアクセス要求信号、ｅ、ｇ、ｉはメモリアク
セスＯ，に信号である。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
ム再立上げ起動信号、メモリアクセス禁止信号及びシス
テムリセット信号のタイムチャートを示すものである。 ＣＰＵはプロセッサ、ＳＲ３はシステム再立上げ回路、
ＴＧはタイミング発生回路、ＭＰＲはメモリアクセス優
先順位回路、ＧＩＯ〜Ｇｌｎ、Ｇ２０〜０２ｎはゲート
回路、ＭＭは主記憶装置、１０ＣＩ〜ｌ０Ｃｎは入出力
制御装置、ＣＢは制御バス、ＡＢはアドレスバス、ＤＢ
はデータバス、Ｉｌｏは磁気テープ装置等の入出力装置
、ａはシステム再立上げ起動信号、ｂはメモリアクセス
禁止信号、Ｃはシステムリセット信号、ｄ、ｆ。 ｈはメモリアクセス要求信号、ｅ、ｇ、ｉはメモリアク
セスＯ，に信号である。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
Claims (1)
- 記憶装置と、該記憶装置のアクセス優先順位を決定する
アクセス優先順位回路と、人出力制御装置とを含む情報
処理システムに於いて、システム再立上げ起動信号によ
り、システム再立上げ回路から前記アクセス優先順位回
路にメモリアクセス禁止信号を送出し、所定時間後に前
記システム再立上げ回路から前記人出力制御装置及びプ
ロセッサにシステムリセット信号を送出することを特徴
とする記憶保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147994A JPS6041148A (ja) | 1983-08-15 | 1983-08-15 | 記憶保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147994A JPS6041148A (ja) | 1983-08-15 | 1983-08-15 | 記憶保護方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6041148A true JPS6041148A (ja) | 1985-03-04 |
| JPH0468660B2 JPH0468660B2 (ja) | 1992-11-04 |
Family
ID=15442744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58147994A Granted JPS6041148A (ja) | 1983-08-15 | 1983-08-15 | 記憶保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6263326A (ja) * | 1985-09-12 | 1987-03-20 | Nec Corp | 緊急制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56132620A (en) * | 1980-03-21 | 1981-10-17 | Toshiba Corp | Electronic computer |
-
1983
- 1983-08-15 JP JP58147994A patent/JPS6041148A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56132620A (en) * | 1980-03-21 | 1981-10-17 | Toshiba Corp | Electronic computer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6263326A (ja) * | 1985-09-12 | 1987-03-20 | Nec Corp | 緊急制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0468660B2 (ja) | 1992-11-04 |
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