JPH06149682A - メモリデータ保護回路 - Google Patents
メモリデータ保護回路Info
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- JPH06149682A JPH06149682A JP4300096A JP30009692A JPH06149682A JP H06149682 A JPH06149682 A JP H06149682A JP 4300096 A JP4300096 A JP 4300096A JP 30009692 A JP30009692 A JP 30009692A JP H06149682 A JPH06149682 A JP H06149682A
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Abstract
(57)【要約】
【目的】 ＭＰＵの暴走などに起因する記憶素子へのデ
ータ書込禁止の解除を未然に防止することができるメモ
リデータ保護回路を提供する。 【構成】 メモリデータ保護回路はＭＰＵ１０とアどレ
スレコーダ１２とを備える。ＭＰＵ１０は、ライト信号
ｄとアドレスデータとを出力する。アドレスデコーダ１
２はアドレスデータに基づきメモリセレクト信号ｇとＦ
Ｆセレクト信号ｅとを出力する。メモリセレクト信号ｇ
は記憶素子１１およびＦＦ１６に与えられ、ＦＦセレク
ト信号ｅはＮＡＮＤ回路１３に与えられる。ＮＡＮＤ回
路１３はＦＦセレクト信号ｅとライト信号ｄに基づきク
ロック信号ｆを生成する。ＦＦ１６はクロック信号ｆに
よって出力信号ｈを制御し、出力端子Ｑに保持する。出
力信号ｈおよびライト信号ｄを用いる演算処理がＮＡＮ
Ｄ回路１５で行われ、“Ｈ”または“Ｌ”を示すライト
イネーブル信号ｉが記憶素子１１に与えられる。
ータ書込禁止の解除を未然に防止することができるメモ
リデータ保護回路を提供する。 【構成】 メモリデータ保護回路はＭＰＵ１０とアどレ
スレコーダ１２とを備える。ＭＰＵ１０は、ライト信号
ｄとアドレスデータとを出力する。アドレスデコーダ１
２はアドレスデータに基づきメモリセレクト信号ｇとＦ
Ｆセレクト信号ｅとを出力する。メモリセレクト信号ｇ
は記憶素子１１およびＦＦ１６に与えられ、ＦＦセレク
ト信号ｅはＮＡＮＤ回路１３に与えられる。ＮＡＮＤ回
路１３はＦＦセレクト信号ｅとライト信号ｄに基づきク
ロック信号ｆを生成する。ＦＦ１６はクロック信号ｆに
よって出力信号ｈを制御し、出力端子Ｑに保持する。出
力信号ｈおよびライト信号ｄを用いる演算処理がＮＡＮ
Ｄ回路１５で行われ、“Ｈ”または“Ｌ”を示すライト
イネーブル信号ｉが記憶素子１１に与えられる。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＡＭ、ＥＥ−ＰＲＯ
Ｍなどの記憶素子へのデータの書込を制御するメモリデ
ータ保護回路に関する。
Ｍなどの記憶素子へのデータの書込を制御するメモリデ
ータ保護回路に関する。
【０００２】
【従来の技術】近年、多くの電子制御回路にはＲＡＭ、
ＥＥ−ＰＲＯＭなどの記憶素子が組み込まれ、この記憶
素子には各種設定値等の重要なデータが記憶されること
が多い。よって、この記憶素子へのデータの書込許可、
書込禁止などの書込制御をするメモリデータ保護回路が
用いられ、記憶素子に保持されているデータを誤って他
のデータに書き替えるなどの記憶素子のデータの破壊防
止が図られている。
ＥＥ−ＰＲＯＭなどの記憶素子が組み込まれ、この記憶
素子には各種設定値等の重要なデータが記憶されること
が多い。よって、この記憶素子へのデータの書込許可、
書込禁止などの書込制御をするメモリデータ保護回路が
用いられ、記憶素子に保持されているデータを誤って他
のデータに書き替えるなどの記憶素子のデータの破壊防
止が図られている。
【０００３】このメモリデータ保護回路について図を参
照しながら説明する。図３は従来のメモリデータ保護回
路を示すブロック図である。
照しながら説明する。図３は従来のメモリデータ保護回
路を示すブロック図である。
【０００４】メモリデータ保護回路は、図３に示すよう
に、ＭＰＵ（演算処理部）１０を備える。ＭＰＵ１０に
は、記憶素子１１からのデータの読み出し制御と記憶素
子１１へのデータの書込許可、書込禁止に対する書込制
御とをするためのメモリ制御プログラムが記述されてい
る。ＭＰＵ１０はメモリ制御プログラムに基づきデータ
の読み出し制御をするためのリード信号ｃと、データの
書込制御をするためのライト信号ｄおよび制御データと
を出力する。ＭＰＵ１０にはアドレスバスａとデータバ
スｂとを介して記憶素子１１に接続され、データバスｂ
を介してアドレスデコーダ１２に接続されている。アド
レスデコーダ１２はＭＰＵ１０と互いに共働してデータ
の書込対象となる記憶素子１１の選択およびこの記憶素
子１１へのデータの書込制御をするための選択指示手段
を構成する。
に、ＭＰＵ（演算処理部）１０を備える。ＭＰＵ１０に
は、記憶素子１１からのデータの読み出し制御と記憶素
子１１へのデータの書込許可、書込禁止に対する書込制
御とをするためのメモリ制御プログラムが記述されてい
る。ＭＰＵ１０はメモリ制御プログラムに基づきデータ
の読み出し制御をするためのリード信号ｃと、データの
書込制御をするためのライト信号ｄおよび制御データと
を出力する。ＭＰＵ１０にはアドレスバスａとデータバ
スｂとを介して記憶素子１１に接続され、データバスｂ
を介してアドレスデコーダ１２に接続されている。アド
レスデコーダ１２はＭＰＵ１０と互いに共働してデータ
の書込対象となる記憶素子１１の選択およびこの記憶素
子１１へのデータの書込制御をするための選択指示手段
を構成する。
【０００５】記憶素子１１はアドレスバスａを介して供
給されるデータを受けるためのＡ端子と、データバスｂ
を介してデータの授受をするためのＤ端子と、ＭＰＵ１
０からのリード信号ｃを受けるためのＯＥ端子と、ＣＥ
端子と、ＷＥ端子とを有する。
給されるデータを受けるためのＡ端子と、データバスｂ
を介してデータの授受をするためのＤ端子と、ＭＰＵ１
０からのリード信号ｃを受けるためのＯＥ端子と、ＣＥ
端子と、ＷＥ端子とを有する。
【０００６】アドレスデコーダ１２は、アドレスバスａ
から供給されたアドレスデータに基づき読み出しまたは
書込制御対象となる記憶素子を選択するためのメモリセ
レクト信号ｇおよびＦＦセレクト信号ｅを出力する。メ
モリセレクト信号ｇは記憶素子１１のＣＥ端子に与えら
れ、ＦＦセレクト信号ｅはＭＰＵ１０からのライト信号
ｄとともにＮＡＮＤ回路１３に与えられる。
から供給されたアドレスデータに基づき読み出しまたは
書込制御対象となる記憶素子を選択するためのメモリセ
レクト信号ｇおよびＦＦセレクト信号ｅを出力する。メ
モリセレクト信号ｇは記憶素子１１のＣＥ端子に与えら
れ、ＦＦセレクト信号ｅはＭＰＵ１０からのライト信号
ｄとともにＮＡＮＤ回路１３に与えられる。
【０００７】ＮＡＮＤ回路１３は、これに入力されるＦ
Ｆセレクト信号およびライト信号に基づき演算処理をす
ることによってクロック信号ｆを生成する。クロック信
号ｆはＦＦ（フリップフロップ）１４に与えられる。
Ｆセレクト信号およびライト信号に基づき演算処理をす
ることによってクロック信号ｆを生成する。クロック信
号ｆはＦＦ（フリップフロップ）１４に与えられる。
【０００８】ＦＦ１４は、ＭＰＵ１０からデータバスｂ
を介して与えられる“１”または“０”の制御データを
取り込むためのＤ端子と、クロック信号ｆを取り込むた
めのＣＫ端子と、出力端子Ｑとを有する。ＦＦ１４はＤ
端子に取り込まれた制御データをクロック信号ｆによっ
て制御し、ＬまたはＨを示す出力信号ｈを出力端子Ｑに
出力する。
を介して与えられる“１”または“０”の制御データを
取り込むためのＤ端子と、クロック信号ｆを取り込むた
めのＣＫ端子と、出力端子Ｑとを有する。ＦＦ１４はＤ
端子に取り込まれた制御データをクロック信号ｆによっ
て制御し、ＬまたはＨを示す出力信号ｈを出力端子Ｑに
出力する。
【０００９】出力信号ｈはライト信号ｄとともにＮＡＮ
Ｄ回路１５に与えられる。ＮＡＮＤ回路１５は、これに
入力される出力信号ｈおよびライト信号ｄに基づき演算
処理をすることによって、ＬまたはＨを示すライトイネ
ーブル信号ｉを生成する。ライトイネーブル信号ｉは記
憶素子１１のＷＥ端子に与えられる。
Ｄ回路１５に与えられる。ＮＡＮＤ回路１５は、これに
入力される出力信号ｈおよびライト信号ｄに基づき演算
処理をすることによって、ＬまたはＨを示すライトイネ
ーブル信号ｉを生成する。ライトイネーブル信号ｉは記
憶素子１１のＷＥ端子に与えられる。
【００１０】次に、メモリデータ保護回路の動作につい
て図を参照しながら説明する。図４は図３のメモリデー
タ保護回路の動作を説明するためのタイミングチャー
ト、図５は図３のメモリデータ保護回路の異常書込動作
を説明するための図である。
て図を参照しながら説明する。図４は図３のメモリデー
タ保護回路の動作を説明するためのタイミングチャー
ト、図５は図３のメモリデータ保護回路の異常書込動作
を説明するための図である。
【００１１】記憶素子１１にデータを新たに書き込むと
き、まず、ＭＰＵ１０は予め記述されているメモリ制御
プログラムに従い制御データ“０”をデータバスｂを介
してＦＦ１４のＤ端子に書き込み、かつデータの書込対
象となる記憶素子１１に対するアドレスデータをデータ
バスａを介してアドレスデコーダ１２に与える。
き、まず、ＭＰＵ１０は予め記述されているメモリ制御
プログラムに従い制御データ“０”をデータバスｂを介
してＦＦ１４のＤ端子に書き込み、かつデータの書込対
象となる記憶素子１１に対するアドレスデータをデータ
バスａを介してアドレスデコーダ１２に与える。
【００１２】制御データ“０”のＤ端子への書き込みに
よってＦＦ１４の出力端子Ｑに保持されている出力信号
ｈは“Ｈ”に設定される。アドレスデコーダ１２は、ア
ドレスバスａを介して与えられたアドレスデータに基づ
き“Ｌ”を示すＦＦセレクト信号ｅおよび“Ｌ”を示す
メモリセレクト信号ｇを生成し、ＦＦセレクト信号ｅは
ＮＡＮＤ回路１３に与えられる。
よってＦＦ１４の出力端子Ｑに保持されている出力信号
ｈは“Ｈ”に設定される。アドレスデコーダ１２は、ア
ドレスバスａを介して与えられたアドレスデータに基づ
き“Ｌ”を示すＦＦセレクト信号ｅおよび“Ｌ”を示す
メモリセレクト信号ｇを生成し、ＦＦセレクト信号ｅは
ＮＡＮＤ回路１３に与えられる。
【００１３】次いで、ＭＰＵ１０は“Ｌ”を示すライト
信号ｄを生成し、このライト信号ｄはＮＡＮＤ回路１
３，１５に与えられる。ＮＡＮＤ回路１３はライト信号
ｄおよびＦＦセレクト信号ｅに基づき“Ｌ”を示すクロ
ック信号ｆが出力される。
信号ｄを生成し、このライト信号ｄはＮＡＮＤ回路１
３，１５に与えられる。ＮＡＮＤ回路１３はライト信号
ｄおよびＦＦセレクト信号ｅに基づき“Ｌ”を示すクロ
ック信号ｆが出力される。
【００１４】クロック信号ｆはＦＦ１４に与えられる。
ＦＦ１４のＱ出力端子に保持されている出力信号ｈは
“Ｈ”から“Ｌ”になり、この“Ｌ”を示す出力信号ｈ
はＮＡＮＤ回路１５に与えられる。ＮＡＮＤ回路１５は
ライト信号ｄと出力信号ｈとに基づき演算処理を行い、
この演算処理によって“Ｌ”を示すライトイネーブル信
号ｉを生成する。
ＦＦ１４のＱ出力端子に保持されている出力信号ｈは
“Ｈ”から“Ｌ”になり、この“Ｌ”を示す出力信号ｈ
はＮＡＮＤ回路１５に与えられる。ＮＡＮＤ回路１５は
ライト信号ｄと出力信号ｈとに基づき演算処理を行い、
この演算処理によって“Ｌ”を示すライトイネーブル信
号ｉを生成する。
【００１５】次いで、アドレスデコーダ１２から“Ｌ”
を示すメモリセレクト信号ｇが記憶素子１１のＣＥ端子
に入力され、このメモリセレクト信号ｇのＣＥ端子への
入力によって記憶素子１１の選択が完了する。この記憶
素子１１の選択完了後、書込準備期間は書込実行期間へ
の移行する。
を示すメモリセレクト信号ｇが記憶素子１１のＣＥ端子
に入力され、このメモリセレクト信号ｇのＣＥ端子への
入力によって記憶素子１１の選択が完了する。この記憶
素子１１の選択完了後、書込準備期間は書込実行期間へ
の移行する。
【００１６】この記憶素子１１の選択完了後、ライトイ
ネーブル信号ｉは記憶素子１１のＷＥ端子に与えられ
る。ライトイネーブル信号ｉのＷＥ端子への入力によっ
て記憶素子１１への書込が許可され、記憶素子１１への
データの書込が行われる。
ネーブル信号ｉは記憶素子１１のＷＥ端子に与えられ
る。ライトイネーブル信号ｉのＷＥ端子への入力によっ
て記憶素子１１への書込が許可され、記憶素子１１への
データの書込が行われる。
【００１７】記憶素子１１へのデータ書込後、データ書
込実行期間はリセット期間に移行する。リセット期間
中、ＭＰＵ１０はメモリ制御プログラムに従い制御デー
タ“１”をＦＦ１４のＤ端子に書き込む。この制御デー
タ“１”の書込によってＦＦ１４はＱ出力端子に“Ｈ”
を示す出力信号ｈを保持し、データ書込期間はリセット
期間に移行する。なお、この出力信号ｈが“Ｌ”から
“Ｈ”へ移行するまでの期間はリセット期間になり、出
力信号ｈが“Ｈ”になると同時にリセット期間はデータ
書込禁止期間へ移行する。
込実行期間はリセット期間に移行する。リセット期間
中、ＭＰＵ１０はメモリ制御プログラムに従い制御デー
タ“１”をＦＦ１４のＤ端子に書き込む。この制御デー
タ“１”の書込によってＦＦ１４はＱ出力端子に“Ｈ”
を示す出力信号ｈを保持し、データ書込期間はリセット
期間に移行する。なお、この出力信号ｈが“Ｌ”から
“Ｈ”へ移行するまでの期間はリセット期間になり、出
力信号ｈが“Ｈ”になると同時にリセット期間はデータ
書込禁止期間へ移行する。
【００１８】データ書込禁止期間中、ＦＦ１４の出力信
号ｈは“Ｈ”に保持されるから、ＮＡＮＤ回路１５から
のライトイネーブル信号ｉは“Ｌ”にならず、記憶素子
１１へのデータ書込が禁止される。よって、このデータ
書込禁止期間中においては、ＭＰＵ１０の暴走などによ
って記憶素子１１のデータが新たな他のデータへ誤って
書き替えられる恐れはない。
号ｈは“Ｈ”に保持されるから、ＮＡＮＤ回路１５から
のライトイネーブル信号ｉは“Ｌ”にならず、記憶素子
１１へのデータ書込が禁止される。よって、このデータ
書込禁止期間中においては、ＭＰＵ１０の暴走などによ
って記憶素子１１のデータが新たな他のデータへ誤って
書き替えられる恐れはない。
【００１９】しかし、ＦＦ１４の動作はＭＰＵ１０から
の制御データで制御されるから、書込実行期間終了後に
ＭＰＵ１０の暴走などによって“１”の制御データがＦ
Ｆ１４に書き込まれないことがある。ＭＰＵ１０の暴走
によって制御データ“１”がＦＦ１４に書き込まれない
と、図５に示すように、ＦＦ１４の出力信号ｈは“Ｌ”
に保持されているから、ＭＰＵ１０からの“Ｌ”のライ
ト信号ｄの出力に伴いＮＡＮＤ回路１５からのライトイ
ネーブル信号ｉは“Ｌ”になり、記憶素子１１へのデー
タ書込が可能になる。その結果、記憶素子１１へのデー
タが他のデータに誤って書き替えられる恐れがあり、こ
のデータの書替えを阻止することができない。
の制御データで制御されるから、書込実行期間終了後に
ＭＰＵ１０の暴走などによって“１”の制御データがＦ
Ｆ１４に書き込まれないことがある。ＭＰＵ１０の暴走
によって制御データ“１”がＦＦ１４に書き込まれない
と、図５に示すように、ＦＦ１４の出力信号ｈは“Ｌ”
に保持されているから、ＭＰＵ１０からの“Ｌ”のライ
ト信号ｄの出力に伴いＮＡＮＤ回路１５からのライトイ
ネーブル信号ｉは“Ｌ”になり、記憶素子１１へのデー
タ書込が可能になる。その結果、記憶素子１１へのデー
タが他のデータに誤って書き替えられる恐れがあり、こ
のデータの書替えを阻止することができない。
【００２０】
【発明が解決しようとする課題】上述したように、従来
のメモリデータ保護回路では、データの書込後書き込み
禁止期間設定前にＭＰＵ１０の暴走などによって“１”
の制御データがＦＦ１４に入力されないと、ＭＰＵ１０
からの“Ｌ”のライト信号ｄの出力に伴い記憶素子１１
へのデータ書込が許可され、記憶素子１１のデータが他
のデータに誤って書き替えられることを阻止することが
できない。
のメモリデータ保護回路では、データの書込後書き込み
禁止期間設定前にＭＰＵ１０の暴走などによって“１”
の制御データがＦＦ１４に入力されないと、ＭＰＵ１０
からの“Ｌ”のライト信号ｄの出力に伴い記憶素子１１
へのデータ書込が許可され、記憶素子１１のデータが他
のデータに誤って書き替えられることを阻止することが
できない。
【００２１】本発明は、上述の問題を解決すべく、デー
タの書込対象となる記憶素子の選択およびこの記憶素子
へのデータの書込制御をするための選択指示手段を構成
するＭＰＵの暴走などによって記憶素子のデータが他の
データに誤って書き替えられることを未然に防止するこ
とができるメモリデータ保護回路を提供することを目的
とする。
タの書込対象となる記憶素子の選択およびこの記憶素子
へのデータの書込制御をするための選択指示手段を構成
するＭＰＵの暴走などによって記憶素子のデータが他の
データに誤って書き替えられることを未然に防止するこ
とができるメモリデータ保護回路を提供することを目的
とする。
【００２２】
【課題を解決するための手段】本発明は、外部で生成さ
れたデータ、予め設定されている設定データなどのデー
タを記憶保持するＲＡＭ、ＥＥ−ＰＲＯＭなどの記憶素
子へのデータの書込を制御するメモリデータ保護回路で
あって、前記記憶素子へのデータの書込を指示するため
のライト信号およびこのデータの書込対象となる記憶素
子を選択するためのメモリセレクト信号を生成する選択
指示手段と、前記ライト信号およびメモリセレクト信号
に基づき演算処理を施し、前記ライト信号および前記メ
モリセレクト信号がともにアクテイブであるときに出力
端に第１の制御信号を保持し、前記メモリセレクト信号
がアクテイブから非アクテイブに移行するときに出力端
に第２の制御信号を保持する演算切替手段と、前記ライ
ト信号がアクテイブでありかつ前記演算切替手段の出力
端に第１の制御信号が保持されているときに、前記記憶
素子の書込可能状態を設定するライトイネーブル信号を
生成し、前記演算切替手段の出力端に第２の制御信号が
保持されているときに、前記記憶素子の書込禁止状態を
設定するライトイネーブル信号を生成する書込制御信号
生成手段とを備える。
れたデータ、予め設定されている設定データなどのデー
タを記憶保持するＲＡＭ、ＥＥ−ＰＲＯＭなどの記憶素
子へのデータの書込を制御するメモリデータ保護回路で
あって、前記記憶素子へのデータの書込を指示するため
のライト信号およびこのデータの書込対象となる記憶素
子を選択するためのメモリセレクト信号を生成する選択
指示手段と、前記ライト信号およびメモリセレクト信号
に基づき演算処理を施し、前記ライト信号および前記メ
モリセレクト信号がともにアクテイブであるときに出力
端に第１の制御信号を保持し、前記メモリセレクト信号
がアクテイブから非アクテイブに移行するときに出力端
に第２の制御信号を保持する演算切替手段と、前記ライ
ト信号がアクテイブでありかつ前記演算切替手段の出力
端に第１の制御信号が保持されているときに、前記記憶
素子の書込可能状態を設定するライトイネーブル信号を
生成し、前記演算切替手段の出力端に第２の制御信号が
保持されているときに、前記記憶素子の書込禁止状態を
設定するライトイネーブル信号を生成する書込制御信号
生成手段とを備える。
【００２３】
【作用】本発明のメモリデータ保護回路では、前記ライ
ト信号およびメモリセレクト信号に基づき演算処理を施
し、前記ライト信号および前記メモリセレクト信号がと
もにアクテイブであるときに出力端に第１の制御信号を
保持し、前記メモリセレクト信号がアクテイブから非ア
クテイブに移行するときに出力端に第２の制御信号を保
持し、前記ライト信号がアクテイブでありかつ前記演算
切替手段の出力端に第１の制御信号が保持されていると
きに、前記記憶素子の書込可能状態を設定するライトイ
ネーブル信号を生成し、前記演算切替手段の出力端に第
２の制御信号が保持されているときに、前記記憶素子の
書込禁止状態を設定するライトイネーブル信号を生成す
る。
ト信号およびメモリセレクト信号に基づき演算処理を施
し、前記ライト信号および前記メモリセレクト信号がと
もにアクテイブであるときに出力端に第１の制御信号を
保持し、前記メモリセレクト信号がアクテイブから非ア
クテイブに移行するときに出力端に第２の制御信号を保
持し、前記ライト信号がアクテイブでありかつ前記演算
切替手段の出力端に第１の制御信号が保持されていると
きに、前記記憶素子の書込可能状態を設定するライトイ
ネーブル信号を生成し、前記演算切替手段の出力端に第
２の制御信号が保持されているときに、前記記憶素子の
書込禁止状態を設定するライトイネーブル信号を生成す
る。
【００２４】前記記憶素子へのデータ書込後、前記メモ
リセレクト信号はアクテイブから非アクテイブに移行
し、前記演算切替手段の出力端には第２の制御信号が保
持される。この第２の制御信号の保持によって、前記書
込制御信号生成手段のライトイネーブル信号は前記記憶
素子の書込禁止状態を設定する信号になり、前記記憶素
子へのデータ書込が禁止される。すなわち、前記記憶素
子へのデータ書込禁止期間が設定され、この期間中にお
いては、前記記憶素子のデータが新たな他のデータへ誤
って書き替えられる恐れはない。
リセレクト信号はアクテイブから非アクテイブに移行
し、前記演算切替手段の出力端には第２の制御信号が保
持される。この第２の制御信号の保持によって、前記書
込制御信号生成手段のライトイネーブル信号は前記記憶
素子の書込禁止状態を設定する信号になり、前記記憶素
子へのデータ書込が禁止される。すなわち、前記記憶素
子へのデータ書込禁止期間が設定され、この期間中にお
いては、前記記憶素子のデータが新たな他のデータへ誤
って書き替えられる恐れはない。
【００２５】しかし、データの書込後に前記選択指示手
段が暴走し、アクテイブのライト信号が生成されること
（異常発生期間）があるが、データ書込終了後にメモリ
セレクト信号の移行によって前記論理演算手段の出力端
に第２の制御信号が保持されているから、前記ライトイ
ネーブル信号は書込可能状態を設定する信号にならず、
前記記憶素子へのデータ書込が許可されることはない。
その結果、ＭＰＵなどで構成される前記選択指示手段の
暴走によって前記記憶素子へのデータが他のデータに誤
って書き替えられことを未然に防止することができる。
段が暴走し、アクテイブのライト信号が生成されること
（異常発生期間）があるが、データ書込終了後にメモリ
セレクト信号の移行によって前記論理演算手段の出力端
に第２の制御信号が保持されているから、前記ライトイ
ネーブル信号は書込可能状態を設定する信号にならず、
前記記憶素子へのデータ書込が許可されることはない。
その結果、ＭＰＵなどで構成される前記選択指示手段の
暴走によって前記記憶素子へのデータが他のデータに誤
って書き替えられことを未然に防止することができる。
【００２６】
【実施例】以下に、本発明の実施例について図を参照し
ながら説明する。図１は本発明のメモリデータ保護回路
の一実施例を示すブロック図である。
ながら説明する。図１は本発明のメモリデータ保護回路
の一実施例を示すブロック図である。
【００２７】メモリデータ保護回路は、図１に示すよう
に、ＭＰＵ（演算処理部）１０を備える。ＭＰＵ１０
は、記憶素子１１からのデータの読み出しおよび書込を
指示するためのリード信号ｃとライト信号ｄとを出力す
る。ＭＰＵ１０にはアドレスバスａとデータバスｂとを
介して記憶素子１１に接続され、データバスｂを介して
アドレスデコーダ１２に接続されている。アドレスデコ
ーダ１２はＭＰＵ１０と互いに共働してデータの書込対
象となる記憶素子１１の選択およびこの記憶素子１１へ
のデータの書込制御をするための選択指示手段を構成す
る。
に、ＭＰＵ（演算処理部）１０を備える。ＭＰＵ１０
は、記憶素子１１からのデータの読み出しおよび書込を
指示するためのリード信号ｃとライト信号ｄとを出力す
る。ＭＰＵ１０にはアドレスバスａとデータバスｂとを
介して記憶素子１１に接続され、データバスｂを介して
アドレスデコーダ１２に接続されている。アドレスデコ
ーダ１２はＭＰＵ１０と互いに共働してデータの書込対
象となる記憶素子１１の選択およびこの記憶素子１１へ
のデータの書込制御をするための選択指示手段を構成す
る。
【００２８】記憶素子１１はアドレスバスａを介して供
給されるデータを受けるためのＡ端子と、データバスｂ
を介してデータの授受をするためのＤ端子と、ＭＰＵ１
０からのリード信号ｃを受けるためのＯＥ端子と、ＣＥ
端子と、ＷＥ端子とを有する。
給されるデータを受けるためのＡ端子と、データバスｂ
を介してデータの授受をするためのＤ端子と、ＭＰＵ１
０からのリード信号ｃを受けるためのＯＥ端子と、ＣＥ
端子と、ＷＥ端子とを有する。
【００２９】アドレスデコーダ１２は、アドレスバスａ
から供給されたアドレスデータに基づきメモリセレクト
信号ｇとＦＦセレクト信号ｅとを出力する。メモリセレ
クト信号ｇは記憶素子１１のＣＥ端子およびＦＦ（フリ
ップフロップ）１６のＣＫ端子に与えられる。ＦＦセレ
クト信号ｅはＮＡＮＤ回路１３に与えられる。
から供給されたアドレスデータに基づきメモリセレクト
信号ｇとＦＦセレクト信号ｅとを出力する。メモリセレ
クト信号ｇは記憶素子１１のＣＥ端子およびＦＦ（フリ
ップフロップ）１６のＣＫ端子に与えられる。ＦＦセレ
クト信号ｅはＮＡＮＤ回路１３に与えられる。
【００３０】ＮＡＮＤ回路１３にはＦＦセレクト信号ｅ
とともにＭＰＵ１０からのライト信号ｄが与えられる。
ＮＡＮＤ回路１３は、これに入力される２つの信号に基
づき演算処理をすることによってクロック信号ｆを生成
する。クロック信号ｆはＦＦ１６に与えられる。
とともにＭＰＵ１０からのライト信号ｄが与えられる。
ＮＡＮＤ回路１３は、これに入力される２つの信号に基
づき演算処理をすることによってクロック信号ｆを生成
する。クロック信号ｆはＦＦ１６に与えられる。
【００３１】ＦＦ１６は、基準電圧Ｖccが印加されてい
るＤ端子と、メモリセレクト信号ｇを取り込むためのＣ
Ｋ端子と、クロック信号ｆを取り込むためのＣＬＲ端子
と、出力端子Ｑとを有する。ＦＦ１６はＣＬＲ端子に取
り込まれたクロック信号ｆによって出力信号ｈを制御
し、出力信号ｈを出力端子Ｑに出力する。ＦＦ１６はＮ
ＡＮＤ回路１３と共働して演算切替手段を構成する。
るＤ端子と、メモリセレクト信号ｇを取り込むためのＣ
Ｋ端子と、クロック信号ｆを取り込むためのＣＬＲ端子
と、出力端子Ｑとを有する。ＦＦ１６はＣＬＲ端子に取
り込まれたクロック信号ｆによって出力信号ｈを制御
し、出力信号ｈを出力端子Ｑに出力する。ＦＦ１６はＮ
ＡＮＤ回路１３と共働して演算切替手段を構成する。
【００３２】出力信号ｈはＭＰＵ１０からのライト信号
ｄとともにＮＡＮＤ回路１５に与えられる。ＮＡＮＤ回
路１５は、これに入力される２つの信号に基づき演算処
理をすることによって“Ｈ”または“Ｌ”を示すライト
イネーブル信号ｉを生成する。ライトイネーブル信号ｉ
は記憶素子１１のＷＥ端子に与えられる。ＮＡＮＤ回路
１５は書込制御信号生成手段を構成する。
ｄとともにＮＡＮＤ回路１５に与えられる。ＮＡＮＤ回
路１５は、これに入力される２つの信号に基づき演算処
理をすることによって“Ｈ”または“Ｌ”を示すライト
イネーブル信号ｉを生成する。ライトイネーブル信号ｉ
は記憶素子１１のＷＥ端子に与えられる。ＮＡＮＤ回路
１５は書込制御信号生成手段を構成する。
【００３３】次に、メモリデータ保護回路の動作につい
て図面を参照しながら説明する。図２は図１のメモリデ
ータ保護回路の動作を説明するためのタイミングチャー
トである。
て図面を参照しながら説明する。図２は図１のメモリデ
ータ保護回路の動作を説明するためのタイミングチャー
トである。
【００３４】記憶素子１１にデータを新たに書き込むと
き、図２に示すように、まず、ＭＰＵ１０は予め記述さ
れている手順に従いアドレスデコーダ１２に対するアク
セスを行うとともに、“Ｌ”を示すライト信号ｄを生成
する。
き、図２に示すように、まず、ＭＰＵ１０は予め記述さ
れている手順に従いアドレスデコーダ１２に対するアク
セスを行うとともに、“Ｌ”を示すライト信号ｄを生成
する。
【００３５】アドレスデコーダ１２にはアドレスバスａ
からアドレスデータが与えられる。アドレスデコーダ１
２はアドレスデータに基づき“Ｌ”のＦＦセレクト信号
ｅと“Ｌ”を示すメモリセレクト信号ｇとを生成する。
からアドレスデータが与えられる。アドレスデコーダ１
２はアドレスデータに基づき“Ｌ”のＦＦセレクト信号
ｅと“Ｌ”を示すメモリセレクト信号ｇとを生成する。
【００３６】ＦＦセレクト信号ｅはライト信号ｄととも
にＮＡＮＤ回路１３に与えられる。ＮＡＮＤ回路１３は
ライト信号ｄおよびＦＦセレクト信号ｅに基づき演算処
理を行い、この演算処理によって“Ｌ”のクロック信号
ｆが出力される。
にＮＡＮＤ回路１３に与えられる。ＮＡＮＤ回路１３は
ライト信号ｄおよびＦＦセレクト信号ｅに基づき演算処
理を行い、この演算処理によって“Ｌ”のクロック信号
ｆが出力される。
【００３７】クロック信号ｆはＦＦ１６のＣＬＲ端子に
与えられ、ＦＦ１６はクロック信号ｆに基づきＱ出力端
子の出力信号ｈを制御し、出力信号ｈは“Ｈ”から
“Ｌ”に変わる。この出力信号ｈの変更に伴い書込準備
期間が終了する。
与えられ、ＦＦ１６はクロック信号ｆに基づきＱ出力端
子の出力信号ｈを制御し、出力信号ｈは“Ｈ”から
“Ｌ”に変わる。この出力信号ｈの変更に伴い書込準備
期間が終了する。
【００３８】書込準備期間の終了後、書込実行期間に移
行し、アドレスデコーダ１２からの“Ｌ”を示すメモリ
セレクト信号ｇが記憶素子１１のＣＥ端子およびＦＦ１
６のＣＫ端子に与えられる。このメモリセレクト信号ｇ
のＣＥ端子への入力によって記憶素子１１の選択が完了
し、メモリセレクト信号ｇのＣＫ端子への入力によって
ＦＦ１６から“Ｌ”の出力信号ｈが出力される。
行し、アドレスデコーダ１２からの“Ｌ”を示すメモリ
セレクト信号ｇが記憶素子１１のＣＥ端子およびＦＦ１
６のＣＫ端子に与えられる。このメモリセレクト信号ｇ
のＣＥ端子への入力によって記憶素子１１の選択が完了
し、メモリセレクト信号ｇのＣＫ端子への入力によって
ＦＦ１６から“Ｌ”の出力信号ｈが出力される。
【００３９】“Ｌ”の出力信号ｈは“Ｌ”のライト信号
ｄとともにＮＡＮＤ回路１５に与えられる。ＮＡＮＤ回
路１５はライト信号ｄと出力信号ｈとに基づき演算処理
を行い、この演算処理によって“Ｌ”を示すライトイネ
ーブル信号ｉを記憶素子１１のＷＥ端子に出力する。こ
のライトイネーブル信号ｉの入力によってに記憶素子１
１への書込が許可され、記憶素子１１へのデータの書込
が行われる。
ｄとともにＮＡＮＤ回路１５に与えられる。ＮＡＮＤ回
路１５はライト信号ｄと出力信号ｈとに基づき演算処理
を行い、この演算処理によって“Ｌ”を示すライトイネ
ーブル信号ｉを記憶素子１１のＷＥ端子に出力する。こ
のライトイネーブル信号ｉの入力によってに記憶素子１
１への書込が許可され、記憶素子１１へのデータの書込
が行われる。
【００４０】記憶素子１１へのデータ書込の終了直後、
アドレスデコーダ１２のメモリセレクト信号ｇは“Ｌ”
から“Ｈ”へ立ち上がり、このメモリセレクト信号ｇの
立上りによってＦＦ１６のＱ出力端子には“Ｈ”の出力
信号ｈが保持される。ＦＦ１６の出力信号ｈを“Ｈ”に
保持することによって、ＮＡＮＤ回路１５からのライト
イネーブル信号ｉは“Ｌ”にならず、記憶素子１１への
データ書込が禁止される。すなわち、記憶素子１１への
データ書込期間終了直後にメモリセレクト信号ｇの立上
りによってデータ書込禁止期間が設定され、この期間中
においては、記憶素子１１のデータが新たな他のデータ
へ誤って書き替えられる恐れはない。
アドレスデコーダ１２のメモリセレクト信号ｇは“Ｌ”
から“Ｈ”へ立ち上がり、このメモリセレクト信号ｇの
立上りによってＦＦ１６のＱ出力端子には“Ｈ”の出力
信号ｈが保持される。ＦＦ１６の出力信号ｈを“Ｈ”に
保持することによって、ＮＡＮＤ回路１５からのライト
イネーブル信号ｉは“Ｌ”にならず、記憶素子１１への
データ書込が禁止される。すなわち、記憶素子１１への
データ書込期間終了直後にメモリセレクト信号ｇの立上
りによってデータ書込禁止期間が設定され、この期間中
においては、記憶素子１１のデータが新たな他のデータ
へ誤って書き替えられる恐れはない。
【００４１】しかし、データの書込実行期間終了直後に
ＭＰＵ１０が暴走し、“Ｌ”のライト信号ｄがＮＡＮＤ
回路１５に入力されること（異常発生期間）があるが、
データ書込終了直後にメモリセレクト信号ｇの立上りに
よってＦＦ１６の出力信号ｈが“Ｈ”に保持されている
から、ＮＡＮＤ回路１５からのライトイネーブル信号ｉ
は“Ｌ”にならず、記憶素子１１へのデータ書込が許可
されることはない。その結果、ＭＰＵ１０の暴走によっ
て記憶素子１１へのデータが他のデータに誤って書き替
えられことを未然に防止することができる。
ＭＰＵ１０が暴走し、“Ｌ”のライト信号ｄがＮＡＮＤ
回路１５に入力されること（異常発生期間）があるが、
データ書込終了直後にメモリセレクト信号ｇの立上りに
よってＦＦ１６の出力信号ｈが“Ｈ”に保持されている
から、ＮＡＮＤ回路１５からのライトイネーブル信号ｉ
は“Ｌ”にならず、記憶素子１１へのデータ書込が許可
されることはない。その結果、ＭＰＵ１０の暴走によっ
て記憶素子１１へのデータが他のデータに誤って書き替
えられことを未然に防止することができる。
【００４２】記憶素子１１からのデータの読み出し、す
なわち読み出し期間では、メモリセレクト信号ｇおよび
リード信号ｃが記憶素子１１へ入力されるから、正常に
動作する。この読み出し期間にＭＰＵ１０の暴走が発生
するとき、既にＦＦ１６の出力信号ｈが“Ｈ”に保持さ
れているから、記憶素子１１のデータが誤って他のデー
タへ書き替えられることはない。
なわち読み出し期間では、メモリセレクト信号ｇおよび
リード信号ｃが記憶素子１１へ入力されるから、正常に
動作する。この読み出し期間にＭＰＵ１０の暴走が発生
するとき、既にＦＦ１６の出力信号ｈが“Ｈ”に保持さ
れているから、記憶素子１１のデータが誤って他のデー
タへ書き替えられることはない。
【００４３】
【発明の効果】以上に説明したように、本発明のメモリ
データ保護回路によれば、データの書込対象となる記憶
素子の選択およびこの記憶素子へのデータの書込制御を
するための選択指示手段を構成するＭＰＵの暴走などに
よって記憶素子のデータが他のデータに誤って書き替え
られることを未然に防止することができる。
データ保護回路によれば、データの書込対象となる記憶
素子の選択およびこの記憶素子へのデータの書込制御を
するための選択指示手段を構成するＭＰＵの暴走などに
よって記憶素子のデータが他のデータに誤って書き替え
られることを未然に防止することができる。
【図１】本発明のメモリデータ保護回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】図１のメモリデータ保護回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図３】従来のメモリデータ保護回路を示すブロック図
である。
である。
【図４】図３のメモリデータ保護回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図５】図３のメモリデータ保護回路の異常発生時にお
ける動作を説明するためのタイミングチャートである。
ける動作を説明するためのタイミングチャートである。
１０ ＭＰＵ １１ 記憶素子 １２ アドレスデコーダ １３，１５ ＮＡＮＤ回路 １４ ＦＦ １６ ＦＦ
Claims (1)
- 【請求項１】外部で生成されたデータ、予め設定されて
いる設定データなどのデータを記憶保持するＲＡＭ、Ｅ
Ｅ−ＰＲＯＭなどの記憶素子へのデータの書込を制御す
るメモリデータ保護回路であって、 前記記憶素子へのデータの書込を指示するためのライト
信号およびこのデータの書込対象となる記憶素子を選択
するためのメモリセレクト信号を生成する選択指示手段
と、 前記ライト信号およびメモリセレクト信号に基づき演算
処理を施し、前記ライト信号および前記メモリセレクト
信号がともにアクテイブであるときに出力端に第１の制
御信号を保持し、前記メモリセレクト信号がアクテイブ
から非アクテイブに移行するときに出力端に第２の制御
信号を保持する演算切替手段と、 前記ライト信号がアクテイブでありかつ前記演算切替手
段の出力端に第１の制御信号が保持されているときに、
前記記憶素子の書込可能状態を設定するライトイネーブ
ル信号を生成し、前記演算切替手段の出力端に第２の制
御信号が保持されているときに、前記記憶素子の書込禁
止状態を設定するライトイネーブル信号を生成する書込
制御信号生成手段とを備えることを特徴とするメモリデ
ータ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300096A JPH06149682A (ja) | 1992-11-10 | 1992-11-10 | メモリデータ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300096A JPH06149682A (ja) | 1992-11-10 | 1992-11-10 | メモリデータ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149682A true JPH06149682A (ja) | 1994-05-31 |
Family
ID=17880666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4300096A Pending JPH06149682A (ja) | 1992-11-10 | 1992-11-10 | メモリデータ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149682A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0877075A (ja) * | 1994-09-09 | 1996-03-22 | Nec Corp | 情報処理装置 |
-
1992
- 1992-11-10 JP JP4300096A patent/JPH06149682A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0877075A (ja) * | 1994-09-09 | 1996-03-22 | Nec Corp | 情報処理装置 |
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