JPH01290040A - ディジタル信号切換回路 - Google Patents
ディジタル信号切換回路Info
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- JPH01290040A JPH01290040A JP11908788A JP11908788A JPH01290040A JP H01290040 A JPH01290040 A JP H01290040A JP 11908788 A JP11908788 A JP 11908788A JP 11908788 A JP11908788 A JP 11908788A JP H01290040 A JPH01290040 A JP H01290040A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 230000008859 change Effects 0.000 abstract description 10
- 239000000872 buffer Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数の回路間で授受されるディジタル信号
の接続を切り換えるためのディジタル信号切換回路に関
する。
の接続を切り換えるためのディジタル信号切換回路に関
する。
〔従来の技術〕 ゝ
この種の切り換え機能が必要とされる回路の例を第２図
に示す。なお、同図において、１ａ〜１ｄは割り込み要
求発生源（信号発生源）、２は割り込みコントローラ（
信号要求先）、３は処理装置（ＣＰＵ）である。
に示す。なお、同図において、１ａ〜１ｄは割り込み要
求発生源（信号発生源）、２は割り込みコントローラ（
信号要求先）、３は処理装置（ＣＰＵ）である。
ここで、複数の割り込み要求発生源１ａ〜１ｄからの割
り込み要求信号８１ａ−８ｉｄが割り込みコントローラ
２に入力され、割り込みコントローラ２とＣＰＵ３との
間でＣＰＵ割り込み信号Ｓ２と割り込み応答信号Ｓ３と
が授受されている。
り込み要求信号８１ａ−８ｉｄが割り込みコントローラ
２に入力され、割り込みコントローラ２とＣＰＵ３との
間でＣＰＵ割り込み信号Ｓ２と割り込み応答信号Ｓ３と
が授受されている。
各種事象の発生により、対応する割り込み処理プログラ
ムが起動される割り込み駆動型システムにおいては、事
象相互間の優先順位の設定が重要であり、これは割り込
みコントローラ２の適切な入力端子に割り込み要求信号
５ｌａ−８ｉｄを割り当てることによって実現されてい
る。各種事象の優先順位が固定されているシステムの場
合は問題ないが、応用システムごとに優先順位が異なる
場合等には信号割り当ての変更が必要になる。
ムが起動される割り込み駆動型システムにおいては、事
象相互間の優先順位の設定が重要であり、これは割り込
みコントローラ２の適切な入力端子に割り込み要求信号
５ｌａ−８ｉｄを割り当てることによって実現されてい
る。各種事象の優先順位が固定されているシステムの場
合は問題ないが、応用システムごとに優先順位が異なる
場合等には信号割り当ての変更が必要になる。
そこで、従来は例えば第３図に示すように、ジャンパ線
４ａ〜４ｄなどによって信号発生源からの入力信号を信
号供給先の所望の端子に接続することが行われている。
４ａ〜４ｄなどによって信号発生源からの入力信号を信
号供給先の所望の端子に接続することが行われている。
このような方法は、如何なる割り当ても可能なのでその
自由度は大きいが、製造と接続変更とに同程度の工数を
要するだけでなく、装置の運転中は変更できないなどの
問題があった。
自由度は大きいが、製造と接続変更とに同程度の工数を
要するだけでなく、装置の運転中は変更できないなどの
問題があった。
したがって、この発明は複数の信号発生源からの入力信
号を信号供給先の端子に接続する際に、自由度の高い接
続変更が容易にでき、しかも必要に応じて装置の運転中
にも接続変更が可能であるようなディジタル信号切換回
路を提供することを目的とする。
号を信号供給先の端子に接続する際に、自由度の高い接
続変更が容易にでき、しかも必要に応じて装置の運転中
にも接続変更が可能であるようなディジタル信号切換回
路を提供することを目的とする。
ディジタル信号の発生源と該信号の供給先との間にアド
レスとデータとの対応関係を記憶すると＼もにその内容
の変更が可能なメモＩＪ ｔ−設け、該メモリのアドレ
ス端子側には信号発生源、読み出しデータ端子側には信
号供給先をそれぞれ接続し、前記メモリのデータを変更
することにより、任意の信号供給源から任意の信号供給
先へ信号を切換えて供給する。
レスとデータとの対応関係を記憶すると＼もにその内容
の変更が可能なメモＩＪ ｔ−設け、該メモリのアドレ
ス端子側には信号発生源、読み出しデータ端子側には信
号供給先をそれぞれ接続し、前記メモリのデータを変更
することにより、任意の信号供給源から任意の信号供給
先へ信号を切換えて供給する。
この発明は書き換え可能なメモリ素子のアドレスを入力
、読み出しデータを出力とみなすと、データの書き換え
により入出力の対応関係が変更できることに着目したも
ので、信号発生源と信号供給先との間に書き換え可能な
メモリ素子を設け、前記メモリｇ子のアドレス端子に信
号発生源を、読み出しデータ端子に信号供給先をそれぞ
れ接続し、前記メモリ素子のデータを変更することによ
りディジタル信号の切換（接続変更）を行おうとするも
のである。
、読み出しデータを出力とみなすと、データの書き換え
により入出力の対応関係が変更できることに着目したも
ので、信号発生源と信号供給先との間に書き換え可能な
メモリ素子を設け、前記メモリｇ子のアドレス端子に信
号発生源を、読み出しデータ端子に信号供給先をそれぞ
れ接続し、前記メモリ素子のデータを変更することによ
りディジタル信号の切換（接続変更）を行おうとするも
のである。
第１図はこの発明の実施例を示す構成図である。
同図において、５は書き換え可能なメモリ、６゜７はラ
ッチ回路、８，９はアドレスバッファ、１０ａ〜Ｍｄ、
１１はインバータゲートで、その他は第２図、第３図と
同様である。
ッチ回路、８，９はアドレスバッファ、１０ａ〜Ｍｄ、
１１はインバータゲートで、その他は第２図、第３図と
同様である。
割り込み要求発生源１ａ〜１ｄからの割り込み要求信号
５ｌａ−８ｌｄは第１のラッチ回路６にクロック信号Ｃ
１によりラッチされ、書き換え可能メモリ素子５のアド
レス信号５４ａ−８４ｄとして入力される。書き換え可
能メモリ素子５の出力であるデータ信号５５ａ−８５ｄ
は第２のラッチ回路７に前記クロック信号ＣＩによりラ
ッチさンバータゲート１０ａ〜１０ｄを経て割り込みコ
ントローラ２に入力される。割り込みコントローラ２と
ＣＰＵ３との間では、（、’ＰＵ割り込み信号Ｓ２と割
り込み応答信号Ｓ３とが授受される。−方、ＣＰＵ３の
アドレスバスＢ１．！ニア’−タパスＢ２の信号はそれ
ぞれバッファ８，９を介してアドレス信号５４ａ−８４
ｄとデータ信号８５ａ−８５ｄとにそれぞれ接続される
。ラッチ回路６．７とバッファ回路８，９とは、ＣＰＩ
ＪアドレスバスＢ１の信号に基づいて作られるバッファ
制御信号Ｓ６によって排他的に開閉される。書き候え可
能なメモリ素子５には、バッファ８ｔ−介した書き込み
信＠Ｓ８とラッチ回路６を介したローレベル信号である
読み出し信号Ｓ７とが入力される。書き込み信号Ｓ８、
読み出し信号Ｓ７、および割り込ツチ回路６，７の出力
がハイインピーダンスになる場合のためにプルアップ抵
抗Ｒ１、Ｒ２、Ｒ３ａ−−Ｒ３ｄが接続される。
５ｌａ−８ｌｄは第１のラッチ回路６にクロック信号Ｃ
１によりラッチされ、書き換え可能メモリ素子５のアド
レス信号５４ａ−８４ｄとして入力される。書き換え可
能メモリ素子５の出力であるデータ信号５５ａ−８５ｄ
は第２のラッチ回路７に前記クロック信号ＣＩによりラ
ッチさンバータゲート１０ａ〜１０ｄを経て割り込みコ
ントローラ２に入力される。割り込みコントローラ２と
ＣＰＵ３との間では、（、’ＰＵ割り込み信号Ｓ２と割
り込み応答信号Ｓ３とが授受される。−方、ＣＰＵ３の
アドレスバスＢ１．！ニア’−タパスＢ２の信号はそれ
ぞれバッファ８，９を介してアドレス信号５４ａ−８４
ｄとデータ信号８５ａ−８５ｄとにそれぞれ接続される
。ラッチ回路６．７とバッファ回路８，９とは、ＣＰＩ
ＪアドレスバスＢ１の信号に基づいて作られるバッファ
制御信号Ｓ６によって排他的に開閉される。書き候え可
能なメモリ素子５には、バッファ８ｔ−介した書き込み
信＠Ｓ８とラッチ回路６を介したローレベル信号である
読み出し信号Ｓ７とが入力される。書き込み信号Ｓ８、
読み出し信号Ｓ７、および割り込ツチ回路６，７の出力
がハイインピーダンスになる場合のためにプルアップ抵
抗Ｒ１、Ｒ２、Ｒ３ａ−−Ｒ３ｄが接続される。
に
以下、この実施例について、初めシステム立ち△
上げ時および接続変更時の動きを、次に通常時の動きを
説明する。書き換え可能なメモリ素子５が電源切断によ
り内容の失われる揮発性メモリである場合は、電源投入
後のシステム立ち上げ時には内容が不足であるため、初
期設定が必要である。
説明する。書き換え可能なメモリ素子５が電源切断によ
り内容の失われる揮発性メモリである場合は、電源投入
後のシステム立ち上げ時には内容が不足であるため、初
期設定が必要である。
そこで、ＣＰＵ３によりバッファ８，９を介してメモリ
素子５に次表に例を示すようなデータを書き込む。表は
入力ａ、ｂ、ｃ、ｄがハイレベルの時、出力Ｂ、Ａ、Ｄ
、Ｃがそれぞれローレベルとなることをボしている（論
理の反転は後段のインバータゲー）１０ａ〜１０ｄによ
り修正される。）。
素子５に次表に例を示すようなデータを書き込む。表は
入力ａ、ｂ、ｃ、ｄがハイレベルの時、出力Ｂ、Ａ、Ｄ
、Ｃがそれぞれローレベルとなることをボしている（論
理の反転は後段のインバータゲー）１０ａ〜１０ｄによ
り修正される。）。
ＣＰＵ３による書き込みの期間中はバッファ制御信号Ｓ
６をローレベルにすることによりパッファ８．９の出力
が有効になり、ラッチ回路６．７の出力はハイインピー
ダンスとなって所望のデータがメモリ５に書き込まれる
。これらの動作は、システムの運転中に接続変更を行う
場合も全く同様である。
６をローレベルにすることによりパッファ８．９の出力
が有効になり、ラッチ回路６．７の出力はハイインピー
ダンスとなって所望のデータがメモリ５に書き込まれる
。これらの動作は、システムの運転中に接続変更を行う
場合も全く同様である。
表
通常時にはバッファ制御信号Ｓ６がハイレベルにあり、
バッファ８，９の出力がハイインピーダンスになる一方
、ラッチ回路６，７の出力が有効になる。今、割り込み
要求発生源１ｂからの割り込み要求信号８１ｂがハイレ
ベルになると、りｐツク信号Ｃ１のタイミングでラッチ
回路６にラッチされ、他の割り込み要求信号とともにア
ドレス信号としてメモリ素子５に入力される。この時メ
モリ素子５には読み出し信号Ｓ７としてローレベルの信
号が与えられているので、メモリ素子５はＣＰＵ３によ
り前もって書き込まれたデータを出力する。すなわち、
表に従うならば出力Ａｔ−ローレベルにする。メモリ素
子５のアクセスタイムを考慮して決められた周期を持つ
り四ツク信号Ｃ１により、メモリ素子５の出力が安定し
た時点でデータ信号８５ａ〜Ｓ５ｄがラッチ回路７にラ
ッチされ、インバータ１０８〜１０ｄで反転された後、
割り込みコントローラ２に入力される。表によれば、こ
の接続回路により次のような接続切り換えが行われてい
ることになる。
バッファ８，９の出力がハイインピーダンスになる一方
、ラッチ回路６，７の出力が有効になる。今、割り込み
要求発生源１ｂからの割り込み要求信号８１ｂがハイレ
ベルになると、りｐツク信号Ｃ１のタイミングでラッチ
回路６にラッチされ、他の割り込み要求信号とともにア
ドレス信号としてメモリ素子５に入力される。この時メ
モリ素子５には読み出し信号Ｓ７としてローレベルの信
号が与えられているので、メモリ素子５はＣＰＵ３によ
り前もって書き込まれたデータを出力する。すなわち、
表に従うならば出力Ａｔ−ローレベルにする。メモリ素
子５のアクセスタイムを考慮して決められた周期を持つ
り四ツク信号Ｃ１により、メモリ素子５の出力が安定し
た時点でデータ信号８５ａ〜Ｓ５ｄがラッチ回路７にラ
ッチされ、インバータ１０８〜１０ｄで反転された後、
割り込みコントローラ２に入力される。表によれば、こ
の接続回路により次のような接続切り換えが行われてい
ることになる。
８１ａ−＋Ｓ１ｂ 、５ｌｂ−＋Ｓ１ａ 。
以上の説明ではメモリ素子５を揮発性メモリとしたが、
電気的に書き換え可能な不揮発性メモリ（ＥＥＰＲＯＭ
など）を使用するか、揮発性メモリを電池やコンデンサ
により電源バックアップして使用すれば、システム立ち
上げ時の初期設定としての書き込みは不要である。
電気的に書き換え可能な不揮発性メモリ（ＥＥＰＲＯＭ
など）を使用するか、揮発性メモリを電池やコンデンサ
により電源バックアップして使用すれば、システム立ち
上げ時の初期設定としての書き込みは不要である。
この接続回路は接続変更の容易さを特徴とするので、割
り込み信号の制御などシステムの重要な部分で使用する
場合は、不用意な変更を防止するような工夫が必要であ
る。ソフトウェア上の保護としては変更操作を特定のタ
スクに限定する、システムコールとして登録しモニタ（
オペレーティングシステム）が管理する、などの方法が
考えられる。またハードウェア上の保護としては、変更
手順をハードウェア的に定めておき、暴走などに起因す
る不法な変更に対して割り込みを発生させて保護処理全
起動する、などの対策が考えられる。
り込み信号の制御などシステムの重要な部分で使用する
場合は、不用意な変更を防止するような工夫が必要であ
る。ソフトウェア上の保護としては変更操作を特定のタ
スクに限定する、システムコールとして登録しモニタ（
オペレーティングシステム）が管理する、などの方法が
考えられる。またハードウェア上の保護としては、変更
手順をハードウェア的に定めておき、暴走などに起因す
る不法な変更に対して割り込みを発生させて保護処理全
起動する、などの対策が考えられる。
この発明によれば、信号発生源と信号供給先との間に書
き換え可能なメモリ素子を設け、前記メモリ素子のアド
レス端子に信号発生源を、読み出しデータ端子に信号供
給先をそれぞれ接続し、前記メモリ素子のデータを変更
するだけでディジタル信号の切換（接続変更）を行うよ
うにしたので、メモリ素子のデータ幅と容量の範囲内で
自由度の高い切換（接続変更）が容易にでき、しかも必
要に応じて装置の運転中にも接続変更が可能となる。
き換え可能なメモリ素子を設け、前記メモリ素子のアド
レス端子に信号発生源を、読み出しデータ端子に信号供
給先をそれぞれ接続し、前記メモリ素子のデータを変更
するだけでディジタル信号の切換（接続変更）を行うよ
うにしたので、メモリ素子のデータ幅と容量の範囲内で
自由度の高い切換（接続変更）が容易にでき、しかも必
要に応じて装置の運転中にも接続変更が可能となる。
第１図はこの発明の実施例を示す構成図、第２図は割り
込み処理装置の従来例を示す構成図、第３図は従来の接
続変更方法を説明するための説明図である。 符号説明 １ａ〜１ｄ・・・・・・割り込み要求発生源（信号発生
源）、２・・・・・・割り込みコントローラ、３・・・
・・・ＣＰＵ、４．ａ〜４ｄ・・・・・・ジャンパ線、
５・・・・・・書き換え可能メモリ、６，７・・・・・
・ラッチ回路、８，９・・・・・・バッファ、５ｌａ−
８１ｄ・曲・割り込み要求信号、Ｓ２・・・・・・ＣＰ
Ｕ割り込み信号、Ｓ３・・・・・・割り込み応答信号、
５４ａ−８４ｄ・・・・・・アドレス信号、５５ａＮＳ
５ｄ・・・・・・データ信号、Ｓ７・・・・・・読み出
し、信号、Ｓ８・・・・・・書き込み信号。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清
込み処理装置の従来例を示す構成図、第３図は従来の接
続変更方法を説明するための説明図である。 符号説明 １ａ〜１ｄ・・・・・・割り込み要求発生源（信号発生
源）、２・・・・・・割り込みコントローラ、３・・・
・・・ＣＰＵ、４．ａ〜４ｄ・・・・・・ジャンパ線、
５・・・・・・書き換え可能メモリ、６，７・・・・・
・ラッチ回路、８，９・・・・・・バッファ、５ｌａ−
８１ｄ・曲・割り込み要求信号、Ｓ２・・・・・・ＣＰ
Ｕ割り込み信号、Ｓ３・・・・・・割り込み応答信号、
５４ａ−８４ｄ・・・・・・アドレス信号、５５ａＮＳ
５ｄ・・・・・・データ信号、Ｓ７・・・・・・読み出
し、信号、Ｓ８・・・・・・書き込み信号。 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清
Claims (1)
- ディジタル信号の発生源と該信号の供給先との間にアド
レスとデータとの対応関係を記憶するとゝもにその内容
の変更が可能なメモリを設け、該メモリのアドレス端子
には信号発生源、読み出しデータ端子には信号供給先を
それぞれ接続し、前記メモリのデータを変更することに
より、任意の信号供給源から任意の信号供給先へ信号を
切換えて供給することを特徴とするディジタル信号切換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11908788A JPH01290040A (ja) | 1988-05-18 | 1988-05-18 | ディジタル信号切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11908788A JPH01290040A (ja) | 1988-05-18 | 1988-05-18 | ディジタル信号切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01290040A true JPH01290040A (ja) | 1989-11-21 |
Family
ID=14752570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11908788A Pending JPH01290040A (ja) | 1988-05-18 | 1988-05-18 | ディジタル信号切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01290040A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05224952A (ja) * | 1992-02-17 | 1993-09-03 | Tokyo Electric Co Ltd | 情報処理装置 |
| JPH08314730A (ja) * | 1995-05-23 | 1996-11-29 | Nec Niigata Ltd | 割り込み要求信号制御回路 |
| JP2002055830A (ja) * | 2000-05-29 | 2002-02-20 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
| JP2003067197A (ja) * | 2001-08-23 | 2003-03-07 | Sanyo Electric Co Ltd | 割り込み制御回路 |
| JP2010033590A (ja) * | 2000-05-29 | 2010-02-12 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
-
1988
- 1988-05-18 JP JP11908788A patent/JPH01290040A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05224952A (ja) * | 1992-02-17 | 1993-09-03 | Tokyo Electric Co Ltd | 情報処理装置 |
| JPH08314730A (ja) * | 1995-05-23 | 1996-11-29 | Nec Niigata Ltd | 割り込み要求信号制御回路 |
| JP2002055830A (ja) * | 2000-05-29 | 2002-02-20 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
| JP2010033590A (ja) * | 2000-05-29 | 2010-02-12 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
| JP2003067197A (ja) * | 2001-08-23 | 2003-03-07 | Sanyo Electric Co Ltd | 割り込み制御回路 |
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