JPS63123139A - デジタルデータ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はウォッチドッグ回路を含むプログラム化デジタ
ルデータ処理システムにあって、前記ウォッチドッグ回
路がタイマ手段を具えており、該タイマ手段にリセット
信号入力端子を結合させ、動作中に前記リセット信号入
力端子に供給される連続するリセット信号間のインター
バルが所定長さ以上となるのに応答して前記タイマ手段
が出力信号を発生し、前記所定の長さを越さないインタ
ーバルにてリセット信号を前記リセット信号入力端子に
繰返し供給すべく前記システムをプログラム化し、かつ
該システムを前記出力信号の発生に応答して所定状態を
とるべく配置したデジタルデータ処理システムに関する
ものである。

上述した種類のデータ処理システムは周知であり、これ
らのシステムはシステムプログラムの正しい実行をモニ
タするのに用いられる。タイマ手段は例えば容量過剰と
なる場合にオーバーフロー信号（タイマ手段の出力信号
）を発生する連続的にクロックされるカウンタ形態のも
のとすることができ、このカウンタはリセット入力端子
を具えており、このリセット端子に信号が供給されると
カウンタの内容はゼロにセットされる。従来のデータ処
理システムは適当にプログラム化されるマイクロコンピ
ュータを具えており、このコンピュータの出力ボートの
１つである単一ビットラインをカウンタのリセット入力
端子に結合させ、カウンタの内容がオーバーフローする
前にカウンタが常にリセットされるような速度で単一ビ
ットラインにカウンタをリセットする信号を周期的に供
給するようにマイクロコンピュータをプログラム化して
いる。従って、正規の動作ではカウンタは決してオーバ
ーフロー信号を発生することはない。

しかし、プログラムの実行が何等かの理由により停止し
て、カウンタのリセット化も行われなくなる場合にはカ
ウンタの内容が結局は最大値に達しで、カウンタがオー
バーフロー信号を発生することになる。このオーバーフ
ロー信号出力は、例えばマイクロコンピュータの汎用リ
セット入力端子に結合させたりするため、マイクロコン
ピュータそのものがこれらの状況下にてリセットされる
。

同じような結果は、タイマ用のリセット信号を単一ビッ
トラインに与えるステップを含んでいないか、又は斯様
なステップを含んでいるも、このステップの繰返し頻度
が不十分で、カウンタの内容のオーバーフローを防げな
いプログラムループにマイクロコンピュータが誤って入
る場合にも得られる。なお、従来の回路によって応答し
ない他の誤動作も有り得る。

本発明の目的は如何なる誤動作にも確実に応答するよう
に適切に接続配置した上述した種類のデジタルデータ処
理システムを提供することにある。

本発明はウォッチドッグ回路を含むプログラム化デジタ
ルデータ処理システムにあって、前記ウォッチドッグ回
路がタイマ手段を具えており、該タイマ手段にリセット
信号入力端子を結合させ、動作中に前記リセット信号入
力端子に供給される連続するリセット信号間のインター
バルが所定長さ以上となるのに応答して前記タイマ手段
が出力信号を発生し、前記所定の長さを越さないインタ
ーバルにてリセット信号を前記リセット信号入力端子に
繰返し供給すべく前記システムをプログラム化し、かつ
該システムを前記出力信号の発生に応答して所定状態を
とるべく配置したデータ処理システムにおいて、各リセ
ット信号をそれぞれ所定の時間窓内にてリセット信号入
力端子に供給すべく前記システムをプログラム化し、か
つリセット信号入力端子に供給される各リセット信号が
前記所定の時間窓内にて該リセット信号入力端子に供給
されない場合にも前記出力信号を発生すべ（ウォッチド
ッグ回路を配置したことを特徴とするデジタルデータ処
理システムにある。

例えばウォッチドッグ回路は、リセット信号入力端子へ
のリセット信号の供給が斯様な所定の時間窓内で行われ
る場合にだけ前記インターバルの境界を制定するように
リセット信号をリセット信号入力端子に単に供給して、
リセット信号が斯様な時間窓以外にて供給されても所定
長さを越えるインターバルの期間中にリセット信号が前
記時間窓内にてリセット信号入力端子に供給されない場
合にはタイマ手段そのものが前記出力信号を発生するよ
うにデータ処理システムを構成することができる。しか
し、ウォッチドッグ回路は前記出力出力信号の発生によ
り前記時間窓以外でのリセット信号のリセット信号入力
端子への供給に直接応答すべく配置するのが好適である
。誤動作中にはリセット信号が斯様な時間窓以外で供給
されて、システムがその誤動作に応答してしまうことが
有り得る。そこで、前記所定の各時間窓には直前のリセ
ット信号がリセット信号入力端子に供給された瞬時に対
して所定の関係を持たせるのが好適である。従って、例
えばタイマ手段を連続的にクロックされる２進カウンタ
で構成し、該カウンタのリセット入力端子にリセット信
号入力端子を結合させる場合には、カウンタの内容の或
る特定ビットが所定値を有している時間に各時間窓を一
致させるのが好適である。またこのような場合には、前
記特定ビットの値を周期的にテストして、その特定ビッ
トがいつ所定値に変ったかを決定し、そのような変化が
検出された後にリセット信号をリセット信号入力端子に
供給して、斯様な変化の検出時とつぎのリセット信号の
供給時との間にて他のプログラムステップを実行させる
べくシステムをプログラム化するのが好適である。他の
プログラムステップを実行させることによって、即ち、
リセット信号の供給時点をそのもととなった特定ビット
の変化検出時点から離すことによって、誤動作中にリセ
ット信号が前記時間窓内にて供給されるようなことは殆
ど有り得なくなる。

システムは例えば、リセット信号がリセット信号入力端
子に供給される度毎にウォッチドッグ回路に特有のアド
レスを発生させることによりウォッチドッグ回路をスト
ローブすべくプログラム化するのが好適である。このよ
うにすれば例えば、前記時間窓以外でのリセット信号入
力端子へのリセット信号の供給にウォッチドッグ回路を
直接応−９＝ 答し易くすることができる。

システムに設けるプログラム化マイクロコンピュータに
装備させる外部アドレスラッチ、アドレスラッチ及びウ
ォッチドッグ回路は同一半導体チップに集積化するのが
好適である。

システムは前記各リセット信号を所定値のマルチビット
ワード形態で供給すべくプログラム化することができ、
またウォッチドッグ回路はリセット信号入力端子に供給
される各リセット信号が所定値を有さない場合にも前記
出力信号を発生すべく配置することができる。例えばタ
イマ手段は、リセット信号が所定値となった場合にだけ
前記各リセット信号に単に応答させて、所定長さを越す
インターバルの期間中に、他の値を有するリセット信号
がそのインターバルの期間中にたとえ供給されても、所
定値を有するリセット信号がリセット信号入力端子への
所定値を有していないリセット信号の供給に直接応答さ
せるべく回路を配置するのが好適である。

各リセット信号を所定値のマルチビットワード形態とし
、かつウォッチドッグ回路に供給される各リセット信号
が所定値を有さない場合にウォッチドッグ回路が出力信
号を発生するようにして、例えば幾つかのビットライン
をイネーブル状態とし、これらのラインを正しい機能を
テストすべきウォッチドッグ回路に供給することができ
る。これらのビットラインは（存在する場合）、システ
ムの一部を成す適当にプログラム化されるマイクロコン
ピュータの出力ボートを成す各ビット出力端子に接続す
ることができ、このために斯かる出力ボート自体をテス
トすることができる。

連続リセット信号に対して上記所定値が周期的シーケン
スに従って変化するようにシステムを配置すれば、プロ
グラムが誤って短いループに入る場合に、正しい所定値
のリセット信号がリセット信号入力端子に十分な速度で
供給されて、タイマ手段が出力信号の発生を妨げる見込
みは、これと同じ状況にて慣例のウォッチドッグ回路が
出力信号の発生を妨げる見込みよりも遥かに低くするこ
とができる。原則として、斯様な周期的なシーケンスに
は前記所定値とは異なる任意の数を含ませることができ
る。しかし、シーケンスを僅か２とし、その各々を他方
から取出せるようにし、その各々を例えば他方の補数と
し、例えば“０”と“°１”とが交互するバイトによっ
て隣接ビット間のクロストークをチェックし、かつその
バイトをＲＡＭの単一位置に記憶させることができる。

リセット信号が必要とされる度毎に単一位置を読取り、
かつ再書込みすることででき、しかも単一位置の内容を
各リセット信号をつぎのリセット信号との間の或る段に
て補足する。これらの動作をプログラムにて適宜分離さ
せれば、プログラム機能が不正確な場合に上記動作が正
しい順次で、しかも適切な速度で実行されたりすること
は有り得なくなる。さらに、ＲＡＭへの記憶はＲＡＭの
該当部分がプログラムの誤動作に応答して誤って重ね書
きするのをチェックする。

以下図面につき本発明を説明する。

第１図に示す本発明によるプログラム化デジタルデータ
処理システムは、外部アドレスラッチ５及びウォッチド
ッグ回路を装備しているプログラム化マイクロコンピュ
ータ１を具えている。

マイクロコンピュータエは低次結合アドレス兼データバ
スラインＡＤＯ〜ＡＤ７及び高次アドレスバスライン八
８〜ＡＩ５を有しており、これらのパスラインはシステ
ムの他の部分（図示せず）、例えば２．３及び４にて示
すようにプログラム及び／又はデータストアに結合させ
ることができる。パスラインＡＤＯ−４０７は二重の機
能を有するため、アドレスラッチ５を既知の方法で設け
る。マイクロコンピュータ１が１６ビツトのアドレスを
出力する際に、このマイクロコンピュータは出力端子＾
ＬＥにアドレスラッチイネーブル信号も出力し、斯かる
出力端子ＡＬＥはラッチ５のストローブ入力端子７に接
続する。上記イネーブル信号によりラッチ５はその入力
端子６に現われる８つの低次のアドレスビットを記憶し
、かつこれらを特に出力端子４に供給する。８つの高次
のアドレスビットは出力端子３に供給され、その後アド
レス／データバスラインＡＤＯ〜ＡＤ７は特にデータ人
力／出力端子２を経てマイクロコンピュータｌにデータ
ビットを入力させるか、及び／又はマイクロコンピュー
タｌからデータビットを出力させるのに有効となる。マ
イクロコンピュータ１はアクティブ・ロー（ａｃｔｆｖ
ｅ−１ｏｗ）読取制御信号用の出力端子ＲＤと、アクテ
ィブ・ロー書込制御信号用出力端子−Ｒと、アクティブ
・ローリセット信号用入力端子１？ｓＴも既知の方法で
有している。出力端子ＲＤ及び−Ｒは８及び９にて線図
的に示すようにシステムの他の部分（図示せず）に結合
させることができる。

ウォッチドッグ回路は第１及び第２比較器１０及び１１
と、８−１デコーダ１２と、２−１マルチプレクサ１３
と、出力端子Ｑがインバータ４４を介してデータ入力端
子りに接続されるＤ形フリップフロップ１４により形成
される２分周器と、Ｄ形フリップフロップ１５と、クロ
ックパルス源１６と、カウンタ１７と、８ビット幅の出
力バッフ７１８と、パワーアップリセットパルス発生器
６８と、２個のＡＮＤゲート６９及び７０と、ＮＯＲゲ
ート１９と、２個のＯＲゲート２０及び２１とを具えて
いる。ラッチ５の出力端子は比較器＝１４− １１の８ビット幅の第１入力端子２２に接続し、比較器
１１の８ビット幅の第２入力端子２３には固定の８ビツ
トバイトＺを供給する。デコーダ１２の（アクティブ・
ロー）出力端子２７は比較器１１の単一ビット幅の第３
入力端子２４に接続し、比較器１１の単一ビット幅の第
４入力端子２５には固定の論理値“０”信号を供給する
。比較器１１はその入力端子２２に供給されるビットグ
ループと、入力端子２３に供給されるビットグループと
を比較し、かつ入力端子２４に供給さるビットを入力端
子２５に供給されるビットと比較して、これらの各ビッ
トがいずれの場合にも一致する場合にだけ出力端子２６
に論理値“０”を発生する。デコーダ１２は、マイクロ
コンピュータ１がデコーダ入力端子４６に接続されるビ
ットライン八８〜Ａ１５に或る特定のビットグループを
発生する場合にだけ出力端子２７に論理値°０”発生す
る。

従って、比較器１１とデコーダ１２はウォッチドッグ回
路用のアドレスデコーダを構成し、即ち比較器１１はマ
イクロコンピュータ１が或るアドレス（このアドレスの
８つの低次ビットはバイトＺに相当し、かつ上記アドレ
スの８つの高次ビットはデコーダ１２が応答するビット
グループに相当する）を発生する場合にだけ出力端子２
６に論理値“０”を発生する。従って比較器１１の入力
端子２２はデコーダ１２の入力端子４６と相挨ってウォ
ッチドッグ回路のストローブ信号入力端子を構成する。

比較器１１の出力端子２６はＯＲゲート２０及び２１の
各一方の入力端子に接続し、これらＯＲゲートの他方の
入力端子はマイクロコンピュータの出力端子ＲＤ及び−
Ｒにそれぞれ接続する。従ってＯＲゲート２０は、マイ
クロコンピュータ１がウォッチドッグ回路をアドレス（
ストローブ）し、かつアクティブ・ロー読取信号も発生
する場合にだけＯＲゲート出力端子２８に論理値“０”
を発生し、またＯＲゲート２１は、マイクロコンピュー
タ１がウォッチドッグ回路をアドレス（ストローブ）し
、かつアクティブ・ロー書込信号も発生する場合にだけ
ＯＲゲート出力端子２９に論理値“Ｏ”を発生する。

アドレス／データビットラインＡＤＯ〜ＡＤ７は比較器
１０の８ビット幅の第１入力端子３０にも接続し、この
比較器１０の８ビット幅の第２入力端子３１にはマルチ
プレクサ１３の８ビット幅の出力端子３２を接続する。

マルチプレクサ１３の２つの８ビット幅の入力端子３３
及び３４には固定の８ビツトバイトＸ及びＹをそれぞれ
供給する。マルチプレクサ１３の制御人力３５にはＡ分
周器を成すフリップフロップ１４の出力を供給する。比
較器１０はＯＲゲート２１の出力端子２９に接続される
アクティブ・ローストロープ信号入力端子３６を有して
いる。比較器１０の出力端子３７はフリップフロップ１
５のデータ入力端子りに直接接続すると共にへＮＤゲー
ト７０を介してカウンタ１７の（アクティブ・ロー）リ
セット入力端子Ｒ３にも接続する。フリップフロップ１
５の（負縁応答）クロック入力端子３８はゲート２１の
出力端子に接続し、カウンタ１７のクロック入力端子３
９はクロック信号発生器１６の出力端子に接続する。ゲ
ート１９の２個の入力端子はフリップフロップ１５の出
力端子Ｑとカウンタ１７の最上位ビット出力端子Ｑ７と
にそれぞれ接続し、ゲート１９の出力端子はＡＮＤゲー
ト６９を介してマイクロコンピュータ１のアクティブ・
ロー入力端子Ｒ３Ｔと、フリップフロップ１４及び１５
のアクティブ・ロー非同期リセット入力端子Ｒ３Ｔと、
ＡＮＤゲート７０の第２入力端子とに接続する。　ＡＮ
Ｄゲート６９の第２入力端子には、データ処理システム
をパワーアップさせる度毎に短時間論理値０″の出力パ
ルスを発生するリセットパルス発生器６８の出力を供給
する。リセットパルス発生器６８は例えばシュミットト
リガ回路で構成することができ、この回路の入力端子は
コンデンサを介して一方の給電ラインに、また抵抗を介
して他方の給電ラインに接続する。従って、マイクロコ
ンピュータ１、フリップフロップ１４及び１５並びにカ
ウンタ１７はパワーアップ時及びフリップフロップ１５
の出力か、又はカウンタ１７の最上位ビット出力のいず
れかが論理値“１”となる場合にもリセットされる。フ
リップフロップ１４がリセット状態にある際に、これは
マルチプレクサ１３を制御して比較器１０の入力端子３
１にバイトＸを供給せしめる。

カウンタ１７の最上位から２番目のビット出力Ｑｆｉ−
１は多重出力バッファ１８を介してビットラインＡＤＯ
−ＡＤ７のすべてに結合させ、出力バッファ１８のアク
ティブ・ロー出カイネーブル信号入力端子４０はゲート
２０の出力端子２８に接続する。カウンタ１７の出力端
子Ｑｎ−＋　はＡ分周フリップフロップ１４の（負縁応
答）クロック入力端子４１及び比較器１０の単一ビット
の第３入力端子４１にも接続する。

比較器１０の単一ビットの第４入力端子４３には固定論
理値“１”の信号を供給する。比較器１０の出力端子３
７における信号レベルは通常論理値“１”である。

比較器１０のストローブ入力端子３６に論理値“０”レ
ベルが現われる場合及びそのような場合にだけ比較器１
０はビットラインＡＤＯ−ＡＤ７から入力端子３０に現
われるバイトとマルチプレクサ１３によって入力端子３
１に供給されるバイト（Ｘ又はＹ）とを比較し、かつ入
力端子４２における論理値のレベルを入力端子４３に供
給される論理値“１”のレベルと比較して、これら双方
の比較において一致が生ずる場合にだけ比較器１０は出
力端子３７に論理値“０”を発生する。

作動に当りマイクロコンピュータ１は、これがラインＡ
ＤＯ〜Ａ１５におけるアドレスと相撲って出力端子ＲＤ
に論理値“０”を発生するが、又は出方端子ＷＲに論理
値“０”を発生するかに応じて２つの異なるモード、即
ち読取モード及び書込モードでウォッチドッグ回路をア
ドレスし、これにより比較器１１はその出力端子２６に
論理値“０”を発生することになる。読取モードではゲ
ート２ｏの出力信号によりバッファ１８がイネーブル状
態となることにより、このバッファはカウンタ１７の出
力Ｑ＋ｔ−＋　の論理状態をパスラインＡＤＯ−ＡＤ７
に、従ってマイクロコンピュータ１に書込ませるため、
このマイクロコンピュータ１は斯かる論理状態が如何な
る状態であるかを確認することができる。書込モード（
これは通常の動作では下記に示すように前記論理状態が
“１”である場合にだけ生ずる）では、マイクロコンピ
ュータ１は通常の動作にてマルチプレクサ１３により比
較器１０の入力端子３１に目下供給されているバイトＸ
及びＹの一方のラインをピントラインＡＤＯ〜ＡＤ７に
接続する。カウンタ１７の出力（Ｌ−＋が実際上論理値
“１″であるものとすると、ゲート２１によって比較器
１０の入力端子３６に供給される論理値“０″によって
ストローブされる比較器１０は、その出力端子３７に論
理値“Ｏ”を発生する。

この論理値“０”はカウンタ１７の内容をゼロにリセッ
トし、またこの論理値“Ｏ”はゲート２１の出力端子に
現われる信号の負に向う転換部によってクロックされる
フリップフロップ１５に記憶される。これがため、ゲー
ト１９の再入力端子は論理値“θ″となるため、マイク
ロコンピュータ１及びフリップフロップ１４．１５の各
リセット入力端子Ｒ３Ｔは論理値“１”となり、即ちこ
れらはいずれもリセットされなくなる。タイマ／カウン
タ１７のリセット化により、その出力端子Ｑ、、−Ｉに
おけるレベルは論理値“１”から論理値“０”に変化し
、この変化によって２分周フリップフロップ１４は他の
出力状態に切替わり、これによりマルチプクサ１３は比
較器１０の入力端子３Ｉにパイ）Ｘ及びＹの内の他方の
バイトを供給する。ついでマイクロコンピュータ１は通
常の動作にてウォッチドッグ回路を書込モードでアクセ
スし、上記他方のバイトをビットライン＾ＤＯ−２１＝ ＝２０− 〜ＡＤ７に供給せしめるようにするため、上述した所と
同じような結果が生ずる。バイトＸ及びＹはウォッチド
ッグ回路を書込モードで連続的にアクセスするためにビ
ットラインＡＤＯ〜＾Ｄ７に交互に供給され、このため
に比較器１ｏの入力３ｏはタイマ／カウンタ１７用のリ
セット信号に対する８ビット幅の入力を制定する。

リセット信号は、ゲート１９の２つの入力端子のいずれ
かが何等かの理由により論理値“１″となる場合にゲー
ト１９によってマイクロコンピュータ１及びフリップフ
ロップ１４．１５に供給される。このようなことが起こ
り得る第１の原因は、カウンタ１７（これはクロックパ
ルス源１６によって絶えずクロックされる）が十分にリ
セットされずに、このカウンタの最上位ビット出力Ｑｎ
が論理値“１″にならないことが度々あると云うことに
ある。マイクロコンピュータ１によって実行させるプロ
グラムは、斯様な各書込動作が上記前節にて述べたよう
な結果を来す場合に、ウォッチドッグ書込動作を十分短
いインターバルにて包含させて、通常の動作にて斯様な
事態が決して起こらないように編成する。しかし、プグ
ラムの実行を何等かの理由のために停止させる必要があ
る場合、又はウォッチドッグ書込動作を包含していない
プログラムループに間違って入ってしまう場合には、カ
ウンカ１７の出力Ｑｎが結局は論理値“１”となり、所
要に応じゲート１９を介してマイクロコンピュータ１が
リセットされることは明らかである。これは従来のウォ
ッチドッグ回路の場合にもそうであることは勿論である
。しかし図示の回路は下記に説明するようにシステムの
他の所定の誤動作にも応答ひる。ゲー目９の２つの入力
の一方が論理値“１″　となって、マイクロコンピュー
タ１をリセットする第２の原因はフリップフロップ１５
のセツティングにある。フリップフロップ１５はウォッ
チドッグ回路が書込モードにアドレスされる度毎にクロ
ックされ、またこの場合にビットラインＡＤＯ３〜ＡＤ
７に正しいバイトＸ又はＹが供給されないために、比較
器１０がその出力端子３７に論理値“０”を発生しなく
なる場合には、論理値“１”がフリップフロップ１５に
クロックされ、これがその出力端子Ｑに現われるため、
斯かる論理値“１”がＮＯＲゲート１９に供給され、従
ってマイクロコンピュータ１にはリセット信号が直接、
即ちカウンタ１７の出力Ｑｎが論理値“１”となるのを
待機することなく供給される。

そこで先ず第１に、リセットパルスを例えばマイクロコ
ンピュータの出力ボートの１つである単一ヒツトライン
を介してマイクロコンピュータによりカウンタ１７に似
ているクロックカウンタに周期的に正規に直接供給し、
かつマイクロコンピュータをパワーアップ時以外にはカ
ウンタのオーバーフローに応答してのみリセットさせる
従来のウォッチドッグ回路と対比するに、第１図の本発
明によるシステムではマイクロコンピュータ１のリセッ
ト化が、ウォッチドッグ回路を書込モードでアドレスす
る際にマイクロコンピュータ１がアドレス／データビッ
トラインＡＤＯ〜ＡＤ７にＸ又はＹの正しいバイト以外
のバイトを発生するのに応答しても起る（その理由はフ
リップフロップ１５がこれらの条件下にてリセットされ
るからである）と云うことに留意すべきである。従って
、マイクロコンピュータ１は１個以上のビット出力ＡＤ
Ｉ〜ＡＤ７が誤動作する場合（及び実際には１個以上の
ビット出力角８〜＾１５も誤動作する場合）にもリセッ
トされる。さらに、マイクロコンピュータ１が、単に或
る特定の単一出力ビツトラインが繰返し書込まれて、従
来回路によるリセット化を妨げることになるプログラム
ループに入るよりも、正しいバイトＸ及びＹを交互に発
生して、マイクロコンピュータの所要のリセット化が実
際上記らない短いプログラムループに誤って入るような
ことは殆ど有り得ない。さらに、マイクロコンピュータ
１はＲＡＭにこれらのバイトを記憶させ、これらのバイ
トを検索し、かつそれらが必要とされる度毎に検索バイ
トを再書込みすべくプロクラム化することができる。こ
のような場合にウォッチドッグ回路は、何等かの理由で
、例えば所定の誤り状態で起こ得るような、プログラム
が関連する記憶位置に重ね書きをさせようとする場合に
ＲＡＭの該当部分が不適当となるか否かをチェックする
。このようなことが起る場合には、マイクロコンピュー
タ用のリセット信号を自動的に発生させる。バイトＸ及
びＹの各々は他方から交互に取出すことができ、即ち各
バイトは他方のバイトの補数とすることができる。この
ような場合に、上記バイトを記憶させるのに単一のＲＡ
Ｍ位置のみを必要とする場合には、バイトＸ又はＹが要
求される度毎に斯かるＲＡＭの位置をアクセスし、その
内容をウォッチドッグ回路に供給して、アクセスしたバ
イトを同じ位置に書込み、かつ連続的な斯様な各アクセ
ス対間にて記憶バイトを他のバイトに変換すべくマイク
ロコンピュータをプログラム化する。このような場合に
み、バイトＸ及びＹをそれぞれ１０１０１０１０及び０
１０１０１０１として、ビットライン＾Ｄｏ−ＡＤ７の
内の隣接するライン間におけるクロストークをチェック
するのが好適である。

第２番目としてカウンタ１７の最上位ビットから２番目
の出力端子Ｑ７−３を比較器１０の入力端子４２に接続
（この比較器では斯かる出力端子におけるレベルを入力
端子４３に供給される論理値“１”と比較する）するこ
とに注目する。このことは、ウォッチドッグ回路が書込
モードにアドレスされる場合に、出力Ｑｎ−Ｉが論理値
“１″でなければ、たとえマイクロコンピュータ１がビ
ットラインＡＤＯ〜ＡＤ７に正しいバイトＸ又はＹを供
給しても比較器１０が論理値“０″′の出力信号を発生
しないと云うことを意味する。換言するに、カウンタ１
７の出力Ｑｎ−＋が論理値“Ｏ”となる時点にウォッチ
ドッグ回路が書込モードにアドレスされる場合には、フ
リップフロップ１５がゲート１９を介してマイクロコン
ピュータ１にリセット信号を供給することになる。この
ような特徴によってマイクロコンピュータ１におけるプ
ログラムの正しい実行をさらにチェックすることができ
、しかもこれは出力バッファ１８と、ウォッチドッグ回
路を読取モードにアドレス指定する設備とを設けるから
である。マイクロコンピュータ１は、ウォッチドッグ回
路を周期的に読取モードにアドレスして、カウンタ１７
の出力Ｑ７−０の論理状態を確認し、これによりいつの
時点に斯かる状態が“０“から“１”に変ったかを決定
し、かつこのような変化が生じた際にフラグをセットす
べくプログラム化することができる。プログラムに含ま
れる書込モードアドレス指定ステップも、フラグが実際
上関連する時点にセットされる場合にだけそのフラグの
リセット化を実際に行なうべく編成することができる。

出力端子Ｑ７−１に現われる矩形波信号の周期が、クロ
ックパルス発生器１６の出力周波数と、カウンタ１７の
容量とによって決定されることは勿論既知である。これ
がため、読取モードアドレス指定ステップの発生頻度及
びこのような各ステップとつぎの書込モードアドレス指
定ステップとの間のインターバルは、通常の動作にて斯
様な書込モードアドレス指定ステップが生ずる度にフラ
グがセットされても出力端子Ｑ、、−１における信号が
論理値“１”のままとなるように選定することができる
。（なお、このための条件は、連続する読取モードアド
レス指定ステップの各対向のインターバルと、第２のこ
れら読取モードアドレス指定ステップとつぎの書込モー
ドアドレス指定ステップとの間のインターバルとをたし
たものを、出力端子Ｑｎ−Ｉにおける信号が存在してい
たカウンタ１７を自由に実行させていた期間のＡ以下と
しなければならないと云うことにある。）このような制
約内で各書込モードアドレス指定ステップをプログラム
にて直前に読取モードアドレス指定ステップから適宜で
きる限り離間させれば、マイクロコンピュータ１により
入力される短いプログラムループがウォッチドッグ書込
モードアドレス指定ステレプを実際に包含している場合
に、そのプログラムループが斯かる書込モードアドレス
指定ステップを準備させるのに必要なウォッチドッグ読
取モードアドレス指定ステップも含むことになると云う
ようなことは低減する。出力Ｑ、、、をテストし、かつ
斯かる出力のレベル力（−Ｑｌｌから“１”に変化した
際にのみウォッチドッグ回路に書込ませることの他の利
点は、ウォッチドッグ書込動作の繰返し速度が出力端子
Ｑｎ−＋における信号の周波数の（＋Ａ〜１）倍に自動
的に調整されると云うことにあり、斯かる繰返し速度は
最適値とすることができる、しかも５プログラム＝２９
− 一２８＝ が実行される際にそのプログラムがどのブランチを実際
にとるかと云うことには差程関係しない。

プログラム化することのできるマイクロコンピュータ１
の本発明に関連するプログラム部分の一例を第２図に流
れ図をもって示しである。この第２図における種々のブ
ロックはつぎのような意味を有している。

５０−スタート（第１図のマイクロコンピュータ１のリ
セット入力端子Ｒ５Ｔに供給されるリセット信号により
プログラムはこの段に戻る）。

５１−　ＲＡＭの特定ア、ドレスへのバイトＸの書込み
（第１図についての説明参照）及びフラグＦ１及びＦ２
の論理値“Ｏ”への設定を含む初期設定。

５２−主ブロクラムの一部。

５３−第１図のカウンタ１７の出力ＱＲ−Ｉは論理値“
１”か？ ５４−フラグＦ１を論理値“１″にセットする。

５５−主プログラムの一部。

５６−フラグＦ１は論理値″１′か？ ５７−　ＲＡＭアドレスＡＤの内容をウォッチドッグ回
路に書込む。

５８−フラグＦ２を論理値“１“にセットする。

フラグＦ１を論理“０”にセットする。

５９−主プログラムの一部。

６０−フラグＦ２は論理値“１”か？ ６１−　ＲＡＭアドレスの内容を補足する。

６２−フラグＦ２を論理値″０”にセットする。

スタート（第５０）後にはステップ５１にてバイトＸを
ＲＡＭの位置ＡＤに書込ませる。このＲＡＭはプログラ
ムの誤動作の場合に重ね書きされるようなものとするの
が好適である。さらに、カウンタ１７の出力端子Ｑ７−
０における信号が論理値“１”であると決定された時点
を示すのに用いられにフラグＦ１を、ウォッチドッグ回
路が書込まれたことを示すのに用いられるフラグＦ２で
あるとして論理値“Ｏ″にセットする。ついでマイクロ
コンピュータの主プログラムの（ステップ５２の）部分
を実行させる。

つぎにステップ５３では、出力Ｑｈ−＋が論理値“１”
であるか、否かテストし、マイクロコンピュータ１は先
ずその出力端子ＡＤＯ−ＡＤ７にアドレスバイトｚを発
生し、かつデコーダ１２が応答するバイトを出力端子へ
８〜Ａ１５に発生し、ついで論理値°０″を出力端子Ｒ
Ｄ　（読取モード）に発生し、斯くしてイネーブル状態
となったバッファ１８の出力信号をこのバッファの出力
／入力ＡＤＯＮＡＤ７にて読取る。

Ｑ４−１が“１”（Ｙ）の場合にはフラグＦ１をステッ
プ５４にて“ｌ”にセットし、かついずれの場合にも主
プログラムの他の部分をつぎにブロック５５にて実行さ
せる。この後にはステップ５６にてフラグＦ１をセット
するか、否か、即ちＱ７−３が論理値“１”であったと
云うことがステップ５３にて決定されたか、否かを確か
める。その結果が（Ｙ）であった場合には、ＲＡＭアド
レスＡＤの内容（最初はバイトＸ１例えば０１０１０１
０１）をステップ５７にてウォッチドッグ回路に書込み
（かつ、アドレスＡＤにも再書込みし）、マイクロコン
ピュータ１によりアドレスバイトＺをその出力端子ＡＤ
Ｏ〜ＡＤ７に発生させ、かつデコーダ１２が応答するバ
イトを出力端子＾８〜Ａ１５に発生させ、ついで、論理
値“０”を出力端子ＷＲ（書込モード）に発生させると
共にＲＡＭアドレスＡＤからのバイトを出力端子ＡＤＯ
〜ＡＤ７に発生させる。正規の動作では、ステップ５７
の動作が行われる際に出力Ｑ□１が論理値“１”のまま
であるため、カウンタ１７はリセットされ、フリップフ
ロップ１４を切換えるも、一般的なリセットは行われな
い、ついでフラグＦ１をリセットし、かつフラグＦ２は
ウォッチドッグ回路が書込まれたことを示す論理値”１
”にセットする（ブロック５８）。つぎにプログラムは
ブロック５９に進むが、フラグＦ１がセットされない（
Ｎ）ことが確められる場合にはステップ５６がら直接ブ
ロック５９に進む。ブロック５９はっぎの主プログラム
の部分を示し、この後にはステップ５７が実際に行われ
たか、否かを確めるためにフラグＦ２をテストする（ス
テップ６０）。フラグＦ２が“１”（Ｙ）であった場合
には、ＲＡＭアドレスＡＤのバイトがステップ６１にて
補足され、再書込みされるため、それはマルチプレクサ
１３の新規の状態にならってＹとなり、その後フラグＦ
２はステップ６２にてリセットされて、プログラムはブ
ロック５２へと進むが、ステップ６０での結果が「ノー
」（Ｎ）である場合に＝３３− はプログラムはブロック６０から直接ブロック５２へと
進む。

ステップ５３での結果が「イエス」である場合に、ステ
ップ５７を実行させる際にもカウンタ１７の出力Ｑ＊−
１が依然“１′のままであるようにするためには、シス
テムが正しく作動しているものとする場合に、ステップ
５３での連続テスト間の時間インターバルと、ステップ
５７が実際に実行される場合のつぎのステップ５７まで
の時間とを示したものが、常にカウンタ１７の出力端子
Ｑ７−３に信号が現われている期間のη以下となるよう
にする。

所要に応じ、第１図のゲート６９の出力端子に遅延素子
（図示せず）を設けて、カウンタ１７又はフリップフロ
ップ１５がリセットされる前にゲート６９の出力端子に
発生するいずれものリセット信号の持続時間を十分に長
くすることができる。

第り図に示した本発明システムにおけるマイクロコンピ
ュータ１以外の部分はいずれも同じ半導体チップに極め
て良好に集積化することができることは明らかである。

【図面の簡単な説明】

第１図は本発明データ処理システムの一例を示すブロッ
ク線図、 第２図は第１図に示す例の動作説明用流れ図である １・・・マイクロコンピュータ ２．３．４・・・外部回路への接続部分５・・・アドレ
スラッチ　　１０・・・第１比較器１１・・・第２比較
器　　　　１２・・・デコーダ１３・・・マルチプレク
サ １４・・・フリップフロップ（分周器）１５・・・Ｄ形
フリップフロップ １６・・・クロックパルス源 １７・・・タイマ／カウンタ １８・・・多重出力バッファ １９・・・ＮＯＲゲー）　　　　　２０．２１・・・Ｏ
Ｒゲート４４・・・インバータ　　　　６８・・・パル
ス発生器６９、７０・・・ＡＮＤゲート

Claims (1)

1. 【特許請求の範囲】 １、ウォッチドッグ回路を含むプログラム化デジタルデ
   ータ処理システムにあって、前記ウォッチドッグ回路が
   タイマ手段を具えており、該タイマ手段にリセット信号
   入力端子を結合させ、動作中に前記リセット信号入力端
   子に供給される連続するリセット信号間のインターバル
   が所定長さ以上となるのに応答して前記タイマ手段が出
   力信号を発生し、前記所定の長さを越さないインターバ
   ルにてリセット信号を前記リセット信号入力端子に繰返
   し供給すべく前記システムをプログラム化し、かつ該シ
   ステムを前記出力信号の発生に応答して所定状態をとる
   べく配置したデータ処理システムにおいて、各リセット
   信号をそれぞれ所定の時間窓内にてリセット信号入力端
   子に供給すべく前記システムをプログラム化し、かつリ
   セット信号入力端子に供給される各リセット信号が前記
   所定の時間窓内にて該リセット信号入力端子に供給され
   ない場合にも前記出力信号を発生すべくウォッチドッグ
   回路を配置したことを特徴とするデジタルデータ処理シ
   ステム。 ２、前記ウォッチドッグ回路を前記時間窓以外でのリセ
   ット信号のリセット信号入力端子への供給に直接応答さ
   せて前記出力信号を発生すべく配置したことを特徴とす
   る特許請求の範囲第１項に記載のデジタルデータ処理シ
   ステム。 ３、前記所定の各時間窓が、リセット信号入力端子に直
   前のリセット信号が供給された瞬時に対して所定の関係
   を有することを特徴とする特許請求の範囲第１又は２項
   に記載のデジタルデータ処理システム。 ４、前記タイマ手段を連続的にクロックされる２進カウ
   ンタで構成し、該カウンタのリセット入力端子に前記リ
   セット信号入力端子を結合させ、かつ各時間窓を前記カ
   ウンタの内容の或る特定ビットが所定値を有している時
   間に一致させることを特徴とする特許請求の範囲第３項
   に記載のデジタルデータ処理システム。 ５、前記特定ビットの値を周期的にテストして、該特定
   ビットがいつの時点に変ったかを決定し、斯様な変化が
   検出された後にリセット信号をリセット信号入力端子に
   供給して、斯様な変化の検出時とつぎのリセット信号の
   供給時との間にて他のプログラムステップを実行させる
   べくプログラム化したことを特徴とする特許請求の範囲
   第４項に記載のデジタルデータ処理システム。 ６、リセット信号がリセット信号入力端子に供給される
   度毎にウォッチドッグ回路をストローブすべくプログラ
   ム化したことを特徴とする特許請求の範囲第１〜５項の
   いずれか一項に記載のデジタルデータ処理システム。 ７、同一半導体チップに集積化される外部アドレスラッ
   チ、アドレスラッチ及びウォッチドッグ回路を装備して
   いるプログラム化マイクロコンピュータで構成したこと
   を特徴とする特許請求の範囲第１〜６項のいずれか一項
   に記載のデジタルデータ処理システム。