JPS60193060A - ウオツチドツグタイマ−装置 - Google Patents
ウオツチドツグタイマ−装置Info
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- JPS60193060A JPS60193060A JP59048854A JP4885484A JPS60193060A JP S60193060 A JPS60193060 A JP S60193060A JP 59048854 A JP59048854 A JP 59048854A JP 4885484 A JP4885484 A JP 4885484A JP S60193060 A JPS60193060 A JP S60193060A
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- JP
- Japan
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- reset
- counter
- output
- watchdog timer
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はコンビーータ等のプログラムの暴走を検出す
るウォッチドッグタイマーに関するものである。
るウォッチドッグタイマーに関するものである。
まず第１図及び第２図によって従来のウォッチドッグタ
イマーを説明する。
イマーを説明する。
（１）はＣＰＵ、 （２１はＣＰＵを動作させるだめの
クロック発振器、（３）はＣＰＵ １１）を動作させる
ためのプログラムやデータ及びＣＰＵ ｆｌ）で演算さ
れた結果を格納するメモ！Ｊ、（４）はＣＰＵ （１１
と外部機器が信号の授受を行うＩ１０ボート、（５）は
Ｉ１０ポート（４）からの出力で。
クロック発振器、（３）はＣＰＵ １１）を動作させる
ためのプログラムやデータ及びＣＰＵ ｆｌ）で演算さ
れた結果を格納するメモ！Ｊ、（４）はＣＰＵ （１１
と外部機器が信号の授受を行うＩ１０ボート、（５）は
Ｉ１０ポート（４）からの出力で。
メモリ（３）のプログラムに従いＣＰＵ （１１の指令
によって出力されるリセット信号、（６）はウォッチド
ッグタイマーで発振器（７）及びカウンタ（８）からな
るタイマ一手段で構成される。（９）はウォッチドッグ
タイマー異常信号でカウンタ（８）のオーバーフロー信
号が用いられる。０〔は電源投入時動作するリセット回
路でＣＰＵ（１１，カウンタ（８）等をリセットし初期
状態に設定する。
によって出力されるリセット信号、（６）はウォッチド
ッグタイマーで発振器（７）及びカウンタ（８）からな
るタイマ一手段で構成される。（９）はウォッチドッグ
タイマー異常信号でカウンタ（８）のオーバーフロー信
号が用いられる。０〔は電源投入時動作するリセット回
路でＣＰＵ（１１，カウンタ（８）等をリセットし初期
状態に設定する。
第２図はメモリ（３）に格納されたプログラムの流れを
示す図でαυは初期設定プログラム、α２は初期設定プ
ログラムαυが終了後実行されるメインプログラム、（
１３１１ｄメインプログラムａ２の先頭の命令。
示す図でαυは初期設定プログラム、α２は初期設定プ
ログラムαυが終了後実行されるメインプログラム、（
１３１１ｄメインプログラムａ２の先頭の命令。
圓はメインプログラム（２）中に格納されたカウンタリ
セット命令で、このカウンタリセット命令Ｉが実行され
ると第１図に示したＩ１０ボート（４）を介してリセッ
ト信号（５）が発生しカウンタ（８）をリセットするよ
うに動作する。ａｓＶｉメインプログラムａりの最終の
命令でメインプログラムα２の先頭の命令ａ（至）へ分
岐する命令である。
セット命令で、このカウンタリセット命令Ｉが実行され
ると第１図に示したＩ１０ボート（４）を介してリセッ
ト信号（５）が発生しカウンタ（８）をリセットするよ
うに動作する。ａｓＶｉメインプログラムａりの最終の
命令でメインプログラムα２の先頭の命令ａ（至）へ分
岐する命令である。
電源（図示しない）が投入されると、リセット回路Ｑｌ
が動作しＣＰＵ （１）、カウンタ（８）を初期状態に
設定する。ＣＰＵ （１＋はメモ！Ｊ（３１に格納され
たプログラムの手順に従い実行を開始し、最初に初期設
定プログラム（１１１を実行し１次にメインプログラム
Ｑ２＋を実行し、メインプログラム０２の途中に設けら
れたカウンタリセット命令（１４１を実行すると、Ｉ１
０ボート（４）よセリセット信号（５）が発生されカウ
ンタ（８）をリセットする。その後メインプログラムａ
２１ｃｖ最後の分岐命令α９を実行すると、メインプロ
グラム（１２１の先頭のプログラムａ３に戻り以下上記
動作を繰返す。
が動作しＣＰＵ （１）、カウンタ（８）を初期状態に
設定する。ＣＰＵ （１＋はメモ！Ｊ（３１に格納され
たプログラムの手順に従い実行を開始し、最初に初期設
定プログラム（１１１を実行し１次にメインプログラム
Ｑ２＋を実行し、メインプログラム０２の途中に設けら
れたカウンタリセット命令（１４１を実行すると、Ｉ１
０ボート（４）よセリセット信号（５）が発生されカウ
ンタ（８）をリセットする。その後メインプログラムａ
２１ｃｖ最後の分岐命令α９を実行すると、メインプロ
グラム（１２１の先頭のプログラムａ３に戻り以下上記
動作を繰返す。
一方、ウォッチドッグタイマ（６）を構成する発振器（
７）は電源投入と共に発振を開始し、その出力パルスは
カウンタ（８）でカウントされる。カウンタ（８）はカ
ウンタリセット命令α滲が実行されるたびにカウント内
容がリセットされ、オーバーフローによるウォッチドッ
グタイマ異常信号（９）が発生しないようになっている
。
７）は電源投入と共に発振を開始し、その出力パルスは
カウンタ（８）でカウントされる。カウンタ（８）はカ
ウンタリセット命令α滲が実行されるたびにカウント内
容がリセットされ、オーバーフローによるウォッチドッ
グタイマ異常信号（９）が発生しないようになっている
。
発振器（７）の発振周波数及び、カウンタ（８）がオー
バーフローする迄のカウント数すなわち、カウンタ（８
）がリセットされた後オーバーフローするまでの時間は
メインプログラムαりを実行する時間よりも長めにあら
かじめ設定される。メインプログラムａｚが正常に動作
している時はウォッチドッグタイマ異常信号（９）は発
生しないようになっている。
バーフローする迄のカウント数すなわち、カウンタ（８
）がリセットされた後オーバーフローするまでの時間は
メインプログラムαりを実行する時間よりも長めにあら
かじめ設定される。メインプログラムａｚが正常に動作
している時はウォッチドッグタイマ異常信号（９）は発
生しないようになっている。
ＣＰＵ １１＋やメモリ（３）の異常によシ９分岐命令
でない命令を分岐命令として実行したとき第２図に符号
α６１．まだは０ηで示すようなプログラムの短絡が定
常的に発生するとカウンタリセット命令−が実行されな
くなるため、カウンタ（８）がオーバーフローシ、ウォ
ッチドッグタイマ異常信号（９）を発生し異常処置回路
（図示しない）Ｋで異常に対する処置を行うことが出来
る。
でない命令を分岐命令として実行したとき第２図に符号
α６１．まだは０ηで示すようなプログラムの短絡が定
常的に発生するとカウンタリセット命令−が実行されな
くなるため、カウンタ（８）がオーバーフローシ、ウォ
ッチドッグタイマ異常信号（９）を発生し異常処置回路
（図示しない）Ｋで異常に対する処置を行うことが出来
る。
この様な従来のウォッチドッグタイマ回路（６）におい
ては第２図に符号叩で示すようなプログラム短絡、すな
わち短絡したプログラムループ内にカウンタリセット命
令（襖が含まれると、 ｃｐｕ（１）やメモリ（３）の
異常を永久に検出することが不可能となる。従ってＣＰ
Ｕ （１１によシ制御される機器を破損する不具合があ
った。
ては第２図に符号叩で示すようなプログラム短絡、すな
わち短絡したプログラムループ内にカウンタリセット命
令（襖が含まれると、 ｃｐｕ（１）やメモリ（３）の
異常を永久に検出することが不可能となる。従ってＣＰ
Ｕ （１１によシ制御される機器を破損する不具合があ
った。
この発明は上記の不具合点を解消するものでタイマ手段
をリセットする為の命令を複数とし尚かつ複数の命令を
あらかじめ定められた順序で実行した時のみタイマ手段
をリセットするようにしたウォッチドッグタイマー装置
を提供しようとするものである。
をリセットする為の命令を複数とし尚かつ複数の命令を
あらかじめ定められた順序で実行した時のみタイマ手段
をリセットするようにしたウォッチドッグタイマー装置
を提供しようとするものである。
以下第３図、第４図によってこの発明の一実施例を説明
する。
する。
図中、第１図、第２図と同符号は同一または相当部分を
示し、第３図において、 ＋２１１はラッチ付■ルボー
ト、■はエルボ−１−（２υの出力、 （２３Ａ）はリ
セット信号発生手段であって、遅延回路（２）、インバ
ータ回路（２）及びＮＡＮＤゲート回路（ハ）からなる
ものである。第４図において、（４）はＩ１０ボー）
Ｃ２１＋に対し”１″を書き込む命令、＠は■ルボー１
− （２１＋に対し加”を書き込む命令である。命令■
、＠はりセット信号（５）ｆ：発するためのリセット命
令語である。
示し、第３図において、 ＋２１１はラッチ付■ルボー
ト、■はエルボ−１−（２υの出力、 （２３Ａ）はリ
セット信号発生手段であって、遅延回路（２）、インバ
ータ回路（２）及びＮＡＮＤゲート回路（ハ）からなる
ものである。第４図において、（４）はＩ１０ボー）
Ｃ２１＋に対し”１″を書き込む命令、＠は■ルボー１
− （２１＋に対し加”を書き込む命令である。命令■
、＠はりセット信号（５）ｆ：発するためのリセット命
令語である。
電源が投入されると、リセット回路ααはＣＰＵ ｉｌ
ｌ 。
ｌ 。
カウンタ（８）、ラッチ付■ρボート（２１１をリセッ
トし初期状態に設定する。このときラッチ付Ｉ１０ボー
１− （２１１の出力（２）は”Ｏ″に設定され２発振
器（７）の発生するパルスはカウンタ（８）でカウント
され始める。
トし初期状態に設定する。このときラッチ付Ｉ１０ボー
１− （２１１の出力（２）は”Ｏ″に設定され２発振
器（７）の発生するパルスはカウンタ（８）でカウント
され始める。
一方ＣＰＵ ｔ１＋はメモリ（３）罠格納されたプログ
ラムに従い最初に初期設定プログラムＯ１ｌを実行する
。次にメインプログラムＩＪ２の実行を開始し、Ｉ１０
ボート（２１１に対し”１″を書き込む命令（２６）を
実行すると。
ラムに従い最初に初期設定プログラムＯ１ｌを実行する
。次にメインプログラムＩＪ２の実行を開始し、Ｉ１０
ボート（２１１に対し”１″を書き込む命令（２６）を
実行すると。
Ｉ１０ボート圓の出力（２訛ｖＯ″から１１１１１に変
化する。
化する。
この時出力（財）の信号は直接ＮＡＮＤゲート（ハ）に
入るものと遅延回路（２）で時間Ｔ遅れてインバータ（
財）を介しＮＡＮＤゲート（２）に入るものとがある。
入るものと遅延回路（２）で時間Ｔ遅れてインバータ（
財）を介しＮＡＮＤゲート（２）に入るものとがある。
この状態でＮＡＮＤゲート（２）の出力には時間Ｔの間
″０”となるリセット信号（５）が発生しカウンタ（８
）をリセットする。次にＩ１０ボート（２１１に対し０
”を書き込む命令面を実行するとＩ１０ボートｔ２１１
の出力＠は”１″からθ″に変化し、この時ＮＡＮＤゲ
ートの出力は“１″のままでリセット信号（５）を発生
しない。すなわち、Ｉ／ｌ）ボートｃ２υの出力■が′
０″から１″に変化する時のみリセット信号（５）が発
生するようにしたので、■ルボー）Ｃ１ｌｌＩ／Ｃ”ｘ
″を書き込む命令伽）とθ″を書き込む命令（イ）が交
互に来る場合のみカウンタ（８）に対するリセットが可
能で、上記どちらかの命令が欠落するとウォッチドッグ
タイマ異常信号（９）を発生することが可能となり、
ＣＰＵ（１１又はメ゛モリ（３）の異常によるプログラ
ムの暴走、短絡を検出する能力が増大することになる。
″０”となるリセット信号（５）が発生しカウンタ（８
）をリセットする。次にＩ１０ボート（２１１に対し０
”を書き込む命令面を実行するとＩ１０ボートｔ２１１
の出力＠は”１″からθ″に変化し、この時ＮＡＮＤゲ
ートの出力は“１″のままでリセット信号（５）を発生
しない。すなわち、Ｉ／ｌ）ボートｃ２υの出力■が′
０″から１″に変化する時のみリセット信号（５）が発
生するようにしたので、■ルボー）Ｃ１ｌｌＩ／Ｃ”ｘ
″を書き込む命令伽）とθ″を書き込む命令（イ）が交
互に来る場合のみカウンタ（８）に対するリセットが可
能で、上記どちらかの命令が欠落するとウォッチドッグ
タイマ異常信号（９）を発生することが可能となり、
ＣＰＵ（１１又はメ゛モリ（３）の異常によるプログラ
ムの暴走、短絡を検出する能力が増大することになる。
第５図、第６図はこの発明の他の実施例を示すもので２
図中第１図〜第４図と同符号は同一または相当部分を示
し、（３υはパルス順序検出回路、（３２１〜（財）は
それぞれＮＡＮＤゲート、（至）〜（ロ）はそれぞれＡ
ＮＤゲート、備〜（４υはそれぞれＲ−８フリツプフロ
ツプ、（社）はパルス順序検出回路ｃ１υの出力である
。
図中第１図〜第４図と同符号は同一または相当部分を示
し、（３υはパルス順序検出回路、（３２１〜（財）は
それぞれＮＡＮＤゲート、（至）〜（ロ）はそれぞれＡ
ＮＤゲート、備〜（４υはそれぞれＲ−８フリツプフロ
ツプ、（社）はパルス順序検出回路ｃ１υの出力である
。
（４り〜（４４１はそれぞれＩルボート（４）のＡ、Ｂ
、Ｃ出力に“１″′のパルスを出力する命令である。
、Ｃ出力に“１″′のパルスを出力する命令である。
電源投入時リセット回路叫により初期化された時パルス
順序検出回路＋３１１の出力は”Ｏ”となっておす、Ｉ
１０ボート（４）の人出力に”１”のパルスが現われる
と出力１４Ｂは”０”から”１”に変化しＮＡＮＤゲー
ト（２５１の出力に時間Ｔのリセットパルス（５）が発
生しカウンタ（８）をリセットする。その後Ｉ１０ボー
ト（４）のＢ出力Ｋ”１”のパルスが現われると出力（
４１１は′１″から０″に弯化する。次にＩ１０ボート
のＣＫ″１＃のパルスが現われると、Ｉ１０ボート（４
）の人出力による動作が可能となり命令（４り、 （４
３１，（４４１が順序正しく実行する限シ命令（４渇実
行時カウンタ（８）をリセｙ ｌ・ｔ ルコ（！： カ
可能で、命令＋４２）、 ＋４３１． ＋４４１（２）
イずれかが欠落または順序が正しくないとカウンタ（８
）がオーバーフローしウォッチドッグタイマ異常信号（
９）を発生することが可能となり、 ＣＰＵ（１１又は
メモリ（３）の異常によるプログラムの暴走、短絡を検
出する能力が増大することになる。
順序検出回路＋３１１の出力は”Ｏ”となっておす、Ｉ
１０ボート（４）の人出力に”１”のパルスが現われる
と出力１４Ｂは”０”から”１”に変化しＮＡＮＤゲー
ト（２５１の出力に時間Ｔのリセットパルス（５）が発
生しカウンタ（８）をリセットする。その後Ｉ１０ボー
ト（４）のＢ出力Ｋ”１”のパルスが現われると出力（
４１１は′１″から０″に弯化する。次にＩ１０ボート
のＣＫ″１＃のパルスが現われると、Ｉ１０ボート（４
）の人出力による動作が可能となり命令（４り、 （４
３１，（４４１が順序正しく実行する限シ命令（４渇実
行時カウンタ（８）をリセｙ ｌ・ｔ ルコ（！： カ
可能で、命令＋４２）、 ＋４３１． ＋４４１（２）
イずれかが欠落または順序が正しくないとカウンタ（８
）がオーバーフローしウォッチドッグタイマ異常信号（
９）を発生することが可能となり、 ＣＰＵ（１１又は
メモリ（３）の異常によるプログラムの暴走、短絡を検
出する能力が増大することになる。
上記した例では命令の順序を検出する方法としてＣＰＵ
の外部回路のみで構成した場合について説明したが、外
部回路を最少にしメインプログラム中に命令順序をチェ
ックする機−能を持たせても所期の目的を達することが
できる。
の外部回路のみで構成した場合について説明したが、外
部回路を最少にしメインプログラム中に命令順序をチェ
ックする機−能を持たせても所期の目的を達することが
できる。
またウォッチドッグタイマーとして発振器とカウンタの
組合について述べたがｔ！Ｊｌ−！Ｊガ単安定マルチに
対し定期的にトリガ信号を与えるものでもよい。
組合について述べたがｔ！Ｊｌ−！Ｊガ単安定マルチに
対し定期的にトリガ信号を与えるものでもよい。
この発明は以上述べたとおり、メモリに記憶された命令
語の所定の箇所に複数種類のりセット命令語を記憶させ
、これらのリセット命令語が所定順序で解読されたとき
Ｋ ＩＪセット信号を発生させてタイマ一手段をリセリ
トン、リセット信号が所定時間以上発せられなかったと
きはタイマ一手段から異常信号を発生させて制御装置を
制止させるようにしだので、メモリが異常になったシ命
令語の解読順序が異常になったとしても制御装置によっ
て制御される対象機器を破損することはない。
語の所定の箇所に複数種類のりセット命令語を記憶させ
、これらのリセット命令語が所定順序で解読されたとき
Ｋ ＩＪセット信号を発生させてタイマ一手段をリセリ
トン、リセット信号が所定時間以上発せられなかったと
きはタイマ一手段から異常信号を発生させて制御装置を
制止させるようにしだので、メモリが異常になったシ命
令語の解読順序が異常になったとしても制御装置によっ
て制御される対象機器を破損することはない。
第１図、第２図は従来のウォッチドッグタイマー装置を
示すし、第３図、第４図はこの発明によるウォッチドッ
グタイマー装置の一実施例を示し。 第５図、第６図はこの発明によるウォッチドッグタイマ
ー装置他の実施例を示す図である。 ｔｌｌｃＰＵ、 （２）クロック発振器、（３）メモリ
、＋４１１１０ボー１−、 ＋５１リセット信号、（７
）発振器、（８）カウンタ（タイマ一手段）、（９１ウ
オツチドツグタイマ一異常信号、 （２１＋ラツチ付Ｉ
１０ボー）、（２３１遅延回路、鴨インバータ、Ｇ！５
１国ｌ３３（至）ＮＡＮＤゲート、（至）伽）ＧηＡＮ
Ｄゲート、 ｊ３８１ （３９） ｆ４［） Ｒ−８フ
リツプフロツプ、（ｍ）リセット信号発生手段。 なお９図中同一符号は、同一部分又は相当部分を示す。 代理人大岩増雄 第１図 第２図 第６図 手続補正書（自発） １、事件の表示 特願昭５９−０４８８５４号３、補正
をする者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 ５、補正の対象 （１）明細書の発明の詳細な説明の欄 ／″ ６、補正の内容 １測置第６頁第１７行に「出力は」とある」力の」と訂
正する。 １４１ ｉ１？面中、第５図において添付複写図面に未
配して示すとおシ９表示［１４１４を「４１１に訂正す
る。 以上
示すし、第３図、第４図はこの発明によるウォッチドッ
グタイマー装置の一実施例を示し。 第５図、第６図はこの発明によるウォッチドッグタイマ
ー装置他の実施例を示す図である。 ｔｌｌｃＰＵ、 （２）クロック発振器、（３）メモリ
、＋４１１１０ボー１−、 ＋５１リセット信号、（７
）発振器、（８）カウンタ（タイマ一手段）、（９１ウ
オツチドツグタイマ一異常信号、 （２１＋ラツチ付Ｉ
１０ボー）、（２３１遅延回路、鴨インバータ、Ｇ！５
１国ｌ３３（至）ＮＡＮＤゲート、（至）伽）ＧηＡＮ
Ｄゲート、 ｊ３８１ （３９） ｆ４［） Ｒ−８フ
リツプフロツプ、（ｍ）リセット信号発生手段。 なお９図中同一符号は、同一部分又は相当部分を示す。 代理人大岩増雄 第１図 第２図 第６図 手続補正書（自発） １、事件の表示 特願昭５９−０４８８５４号３、補正
をする者 事件との関係 特許出願人 代表者片山仁へ部 ４、代理人 ５、補正の対象 （１）明細書の発明の詳細な説明の欄 ／″ ６、補正の内容 １測置第６頁第１７行に「出力は」とある」力の」と訂
正する。 １４１ ｉ１？面中、第５図において添付複写図面に未
配して示すとおシ９表示［１４１４を「４１１に訂正す
る。 以上
Claims (1)
- メモリに記憶された一連の命令語を解読して対応する処
理を所定の順序で繰り返し行う制御装置を監視するもの
において、上記命令語の所定の箇所に複数種類のリセッ
ト命令語を記憶させ、これらのリセット命令語が所定の
順序で解読されたときにリセット信号を発するリセット
信号発生手段を設け、上記リセット信号が所定時間以上
発せられなかったときに異常信号を発して上記制御装置
を制止させるタイマ一手段を備えたウォッチドッグタイ
マー装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59048854A JPS60193060A (ja) | 1984-03-14 | 1984-03-14 | ウオツチドツグタイマ−装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59048854A JPS60193060A (ja) | 1984-03-14 | 1984-03-14 | ウオツチドツグタイマ−装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60193060A true JPS60193060A (ja) | 1985-10-01 |
Family
ID=12814850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59048854A Pending JPS60193060A (ja) | 1984-03-14 | 1984-03-14 | ウオツチドツグタイマ−装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60193060A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123139A (ja) * | 1986-11-03 | 1988-05-26 | シモコ インターナショナル リミテッド | デジタルデータ処理システム |
| JPS63133238A (ja) * | 1986-11-03 | 1988-06-06 | シモコ インターナショナル リミテッド | デジタルデータ処理システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55124850A (en) * | 1979-03-20 | 1980-09-26 | Toshiba Corp | Failure detection unit |
| JPS5866163A (ja) * | 1981-10-16 | 1983-04-20 | Fujitsu Ltd | 障害検出タイマ−リセツト方式 |
-
1984
- 1984-03-14 JP JP59048854A patent/JPS60193060A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55124850A (en) * | 1979-03-20 | 1980-09-26 | Toshiba Corp | Failure detection unit |
| JPS5866163A (ja) * | 1981-10-16 | 1983-04-20 | Fujitsu Ltd | 障害検出タイマ−リセツト方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123139A (ja) * | 1986-11-03 | 1988-05-26 | シモコ インターナショナル リミテッド | デジタルデータ処理システム |
| JPS63133238A (ja) * | 1986-11-03 | 1988-06-06 | シモコ インターナショナル リミテッド | デジタルデータ処理システム |
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