JPS58140853A - プロセツサの誤動作検出解除方式 - Google Patents
プロセツサの誤動作検出解除方式Info
- Publication number
- JPS58140853A JPS58140853A JP57022243A JP2224382A JPS58140853A JP S58140853 A JPS58140853 A JP S58140853A JP 57022243 A JP57022243 A JP 57022243A JP 2224382 A JP2224382 A JP 2224382A JP S58140853 A JPS58140853 A JP S58140853A
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- JP
- Japan
- Prior art keywords
- processor
- value
- routine
- main routine
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は割込み処理が可能なプロセッサにおける１ＫＩ
ｌｌ＋作を量率安価に検出し解除しうる方式に関するも
のである。
ｌｌ＋作を量率安価に検出し解除しうる方式に関するも
のである。
（乃従未技術と閲鴫点
一＃Ｒにプロセッサの１ＩｔｌＩｂ作、たとえば暴走や
無限ループへの進入等が発生した場合の検出は複雑で高
価な手法によらなければならなかつ九。複雑な方式とし
ては、同じ演算を複数のプロセッサで行ない、その演算
結果が等しいことによ）正常−作を確−するもの等があ
る。
無限ループへの進入等が発生した場合の検出は複雑で高
価な手法によらなければならなかつ九。複雑な方式とし
ては、同じ演算を複数のプロセッサで行ない、その演算
結果が等しいことによ）正常−作を確−するもの等があ
る。
しかしながら、近年著しい発達によシ各分野への適用が
急増しているマイクロプロセッサでは、その簡単、安価
、高信頼度の特色を活かしてシステムが構成されている
。このようなシステムに前述のような複雑高価な誤動作
検出方式を適用すること拡明らかに不適轟である。
急増しているマイクロプロセッサでは、その簡単、安価
、高信頼度の特色を活かしてシステムが構成されている
。このようなシステムに前述のような複雑高価な誤動作
検出方式を適用すること拡明らかに不適轟である。
（３）発明の目的
本発明の目的は前述のマイクロプロセッサ等にも適用で
きるような簡単で安価なプロセッサの誤動作検出解除方
式を提供することである。
きるような簡単で安価なプロセッサの誤動作検出解除方
式を提供することである。
（４）発明の構成
前記目的を達成するため、本発明のプロセッサのｌ１４
１ＩＩｂ作検出ｌＩ４除方式は割込み処理が可能なプロ
セッサにおいて、外部から定期的にプロセッサへ割込み
信号を送夛、プロセッサが前記割込み信号を受付ける毎
にプロセッサのメモリの一部の内容をある関数に従って
演算し、その結果が一定値を越えたとき、該プロセッサ
が誤動作をしたと判断し、正常なルーチンへ強制的に戻
すことを特徴とするものである。
１ＩＩｂ作検出ｌＩ４除方式は割込み処理が可能なプロ
セッサにおいて、外部から定期的にプロセッサへ割込み
信号を送夛、プロセッサが前記割込み信号を受付ける毎
にプロセッサのメモリの一部の内容をある関数に従って
演算し、その結果が一定値を越えたとき、該プロセッサ
が誤動作をしたと判断し、正常なルーチンへ強制的に戻
すことを特徴とするものである。
（ｓ）発明の実施例
ａ１１図（＆） 、 （ｂ）はそれぞれ本発明の実施例
の構成１１！明図でＴｏ夛、第２図（＆） 、 （ｂ）
は本発明の流れ図、４ ｓ ｍ （ａ）〜（ｃ）は！！
部の動作波形図である。
の構成１１！明図でＴｏ夛、第２図（＆） 、 （ｂ）
は本発明の流れ図、４ ｓ ｍ （ａ）〜（ｃ）は！！
部の動作波形図である。
１１１図（ａ） 、 （ｂ）は両図ともマイクロプロセ
ッサ（ＭＰＵ）１の外部から割込みをかけているが、そ
の割込み信号の周波数を作るため、同図（ａ）ではＭＰ
Ｕ１のマスタクロック５よシかなシ低い周波数を独立し
たＡｍ１ｉＢ２で与え、メモリ４との間で情報のヤシと
ヤを行なっている。これに対し、同図（ｂ）ではマスタ
クロツタ３を分周し要分周器５によシ低い周波ａｔ与え
ている。
ッサ（ＭＰＵ）１の外部から割込みをかけているが、そ
の割込み信号の周波数を作るため、同図（ａ）ではＭＰ
Ｕ１のマスタクロック５よシかなシ低い周波数を独立し
たＡｍ１ｉＢ２で与え、メモリ４との間で情報のヤシと
ヤを行なっている。これに対し、同図（ｂ）ではマスタ
クロツタ３を分周し要分周器５によシ低い周波ａｔ与え
ている。
ＭＰＵＩが正常に動作している時は常にある周期でルー
チンを回っている。
チンを回っている。
そこで、そのメインルーチンを１周するのに最大１秒か
かるものとすると、このメインルーチンの中にメモリ４
のある特定番地αのデータとしである値βを書込むルー
チンを挿入すれば、このＭＰＵ１が正常な動作をしてい
る限プ、α番地の値はプログラム中で変更され九として
も、最大１秒後にはβという値に戻る。
かるものとすると、このメインルーチンの中にメモリ４
のある特定番地αのデータとしである値βを書込むルー
チンを挿入すれば、このＭＰＵ１が正常な動作をしてい
る限プ、α番地の値はプログラム中で変更され九として
も、最大１秒後にはβという値に戻る。
このプロセッサプログラムに対し割込みを１４秒毎にか
けると、割込みがかかると、ｓ２図−）のメインルーチ
ン、すなわち、α番地にβを書込みＪＯｆ１１〜ＪＯＢ
Ｎを実行するルーチンから、同図伽）の割込み専用ルー
チンへ飛び、α番地の内容を＋１加算する。
けると、割込みがかかると、ｓ２図−）のメインルーチ
ン、すなわち、α番地にβを書込みＪＯｆ１１〜ＪＯＢ
Ｎを実行するルーチンから、同図伽）の割込み専用ルー
チンへ飛び、α番地の内容を＋１加算する。
そして、その結果、α番地の値がβ＋５以上になつ九か
どうかを調べ、ならなければ、このプロセッサは現在正
常なルーチンを回っていると判断して割込み前の番地α
に戻る。
どうかを調べ、ならなければ、このプロセッサは現在正
常なルーチンを回っていると判断して割込み前の番地α
に戻る。
α番地の値がβ＋３以上になつ九場合は、メインルーチ
ンを１秒よシも長くかかつて処理したと考えられ、これ
は正常な動作ではないと判断してレジスタやメモリの内
容をリセットして強制的にメインルーチンへ飛ばせるか
、電源投入時に処理するイニシャルローダからヤシ直さ
せる。この際、図示の如くα番地にβの値を書込んでか
らメインルーチンに飛ばせてもよい。
ンを１秒よシも長くかかつて処理したと考えられ、これ
は正常な動作ではないと判断してレジスタやメモリの内
容をリセットして強制的にメインルーチンへ飛ばせるか
、電源投入時に処理するイニシャルローダからヤシ直さ
せる。この際、図示の如くα番地にβの値を書込んでか
らメインルーチンに飛ばせてもよい。
嬉５図（ａ）〜（（１）は上述の第２図（ａ）、伽）の
流れ図において、メインルーチンでのα番地書込み処理
（＆）と割込み信号中）とα番地の値（（１）との関係
の１例を示したものでるる。ここでα番地の値がβ＋３
となつえと１１−動作と判断ずぶものである。
流れ図において、メインルーチンでのα番地書込み処理
（＆）と割込み信号中）とα番地の値（（１）との関係
の１例を示したものでるる。ここでα番地の値がβ＋３
となつえと１１−動作と判断ずぶものである。
本発明における誤−作検出の九めの構成は、第１ ＩＡ
（Ｉ） 、 （ｂ）で示したような発ｍ器または分局器
と、１１！Ｉ２図（＆） 、 （ｂ）の点線で示し九よ
うな割込み処理用プログラムが必要でるる。
（Ｉ） 、 （ｂ）で示したような発ｍ器または分局器
と、１１！Ｉ２図（＆） 、 （ｂ）の点線で示し九よ
うな割込み処理用プログラムが必要でるる。
しかし、後者のプログラムに関しては、感層内容が一部
であるため、プログラムステップ数も１０〜２０バイト
楊嵐で十分であシ、ソフト開発の時間もかからず、メモ
リの使用量も無視できるほどである。
であるため、プログラムステップ数も１０〜２０バイト
楊嵐で十分であシ、ソフト開発の時間もかからず、メモ
リの使用量も無視できるほどである。
従って、従来にはなかった安価で有効な誤動作検出勇武
が実現できる。
が実現できる。
本発明では、演算を単に＋１するだけで１４）、使用す
るメモリも１バイトで十分であるが、これだと多少誤動
作検出の能力が落ちる場合がある。
るメモリも１バイトで十分であるが、これだと多少誤動
作検出の能力が落ちる場合がある。
たとえばＷＡＩＩｂ作として飛込んだ無限ループの中に
九またまそのα番地にβからβ＋２以上の値を書込む命
令が６つ九とすると、これはその無限ループの周期によ
ってはｖＡ＃作として検出できない可能性が起る。
九またまそのα番地にβからβ＋２以上の値を書込む命
令が６つ九とすると、これはその無限ループの周期によ
ってはｖＡ＃作として検出できない可能性が起る。
このような場合を考慮して、メモリとして複数バイト使
用し、そのメモリにより一場演算や加減乗除等の所望の
Ｆ１４ａによる演算を行なわせることによｐ１誤−作検
出の確率をさらに高めることができる。
用し、そのメモリにより一場演算や加減乗除等の所望の
Ｆ１４ａによる演算を行なわせることによｐ１誤−作検
出の確率をさらに高めることができる。
また、本発明ではＭＰＵ Ｏ外部のメモリを使用し九が
、ＭＰＵ内部のレジスタを使用することも可能である。
、ＭＰＵ内部のレジスタを使用することも可能である。
すなわちＭＰＵを作る段階でこの樵の検出方式をファー
ムウェア化することができる。
ムウェア化することができる。
（６）発明の幼果
以上ｍ明し丸ように、本発明によれば、九とえばマイク
ロプロセッサのような場合、外部から定期的に割込み信
号を送り、皺割込み信号を受付ける毎にプロセッサのメ
モリの一部の内容をある関数に従って演算し、その結果
が一定値を越えたとき誤動作と判断し、正常なルーチン
へ強制的に戻すことにより、藺単に誤動作の検出と解除
を実施することが可能となるものである。
ロプロセッサのような場合、外部から定期的に割込み信
号を送り、皺割込み信号を受付ける毎にプロセッサのメ
モリの一部の内容をある関数に従って演算し、その結果
が一定値を越えたとき誤動作と判断し、正常なルーチン
へ強制的に戻すことにより、藺単に誤動作の検出と解除
を実施することが可能となるものである。
＃Ｅ１図（＆） 、 （ｂ）はそれぞれ本発明の実施例
の構成ｍｖＡ図、第２図（ａ）、伽）は本発明の動作を
示す流れ図、箒３図（ａ）〜（Ｃ）は本発明の波形図で
Ｔｏ９、図中１はｌりｏプａ ＊ ７ ？ （ＭＰＵ）
、２ Ｆｉ １ｋｌｊｘｌｊｋｚ３はマスタクロック
、４はメモリ、５は分周器を示す。 特許出願人 株式会社河合楽１１）裏作所代場人 弁壇
士 １）坂 善 重 第１図 （ａ）
の構成ｍｖＡ図、第２図（ａ）、伽）は本発明の動作を
示す流れ図、箒３図（ａ）〜（Ｃ）は本発明の波形図で
Ｔｏ９、図中１はｌりｏプａ ＊ ７ ？ （ＭＰＵ）
、２ Ｆｉ １ｋｌｊｘｌｊｋｚ３はマスタクロック
、４はメモリ、５は分周器を示す。 特許出願人 株式会社河合楽１１）裏作所代場人 弁壇
士 １）坂 善 重 第１図 （ａ）
Claims (1)
- 割込み処理が可能なプロセッサにおいて、外部から定期
的にプロセッサへ割込み信号を過多、プロセッサがｌｌ
Ｉ記割込み信号を受付ける毎にプロセッサのメモリの一
部の内容をある関数に従って演算し、その結果が一定値
を越えたとき、咳プロセッサが１ＫＩｌｂ作をし九と判
断し、正常なルーチンへ強制的に戻すことを特徴とする
プロセッサの誤−作検出′Ｓ除方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022243A JPS58140853A (ja) | 1982-02-15 | 1982-02-15 | プロセツサの誤動作検出解除方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57022243A JPS58140853A (ja) | 1982-02-15 | 1982-02-15 | プロセツサの誤動作検出解除方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58140853A true JPS58140853A (ja) | 1983-08-20 |
Family
ID=12077350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57022243A Pending JPS58140853A (ja) | 1982-02-15 | 1982-02-15 | プロセツサの誤動作検出解除方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58140853A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63118651U (ja) * | 1987-01-28 | 1988-08-01 | ||
| JPS63221437A (ja) * | 1987-03-11 | 1988-09-14 | Alps Electric Co Ltd | Ｃｐｕの暴走検出方式 |
| CN112286846A (zh) * | 2019-07-25 | 2021-01-29 | 珠海格力电器股份有限公司 | 一种处理中断事件的方法和设备 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688544A (en) * | 1979-12-20 | 1981-07-18 | Toshiba Corp | Programmable logic controller |
-
1982
- 1982-02-15 JP JP57022243A patent/JPS58140853A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688544A (en) * | 1979-12-20 | 1981-07-18 | Toshiba Corp | Programmable logic controller |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63118651U (ja) * | 1987-01-28 | 1988-08-01 | ||
| JPS63221437A (ja) * | 1987-03-11 | 1988-09-14 | Alps Electric Co Ltd | Ｃｐｕの暴走検出方式 |
| CN112286846A (zh) * | 2019-07-25 | 2021-01-29 | 珠海格力电器股份有限公司 | 一种处理中断事件的方法和设备 |
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