JPS63221437A - Ｃｐｕの暴走検出方式 - Google Patents
Ｃｐｕの暴走検出方式Info
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- JPS63221437A JPS63221437A JP62056125A JP5612587A JPS63221437A JP S63221437 A JPS63221437 A JP S63221437A JP 62056125 A JP62056125 A JP 62056125A JP 5612587 A JP5612587 A JP 5612587A JP S63221437 A JPS63221437 A JP S63221437A
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- Japan
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- cpu
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- 238000001514 detection method Methods 0.000 claims description 14
- 230000000737 periodic effect Effects 0.000 claims description 3
- 230000007423 decrease Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000012544 monitoring process Methods 0.000 abstract 1
- 230000006378 damage Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
-
- G—PHYSICS
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- G06F11/1415—Saving, restoring, recovering or retrying at system level
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＰＵの暴走を検出して、その暴走に起因する
モーターや回路の破壊をソフト的に未然に防止すること
ができるＣＰＵの暴走検出方式に関する。
モーターや回路の破壊をソフト的に未然に防止すること
ができるＣＰＵの暴走検出方式に関する。
一般的に、ＣＰＵの暴走に関しては、それを検出する格
別なプログラムは現在存在しておらず、そのために、処
理が不適切となった場合にはじめてＣＰＵの暴走に気が
付き、既にモーターや回路が破壊されてしまっていると
いう事態が生じていた。
別なプログラムは現在存在しておらず、そのために、処
理が不適切となった場合にはじめてＣＰＵの暴走に気が
付き、既にモーターや回路が破壊されてしまっていると
いう事態が生じていた。
そこで、本発明は上記したような従来の実情に着目して
なされたもので、かかる問題点を解消して、ソフト的に
ＣＰＵの暴走を検出し、そのＣＰＵの暴走に起因するモ
ーターや回路の破壊を未然に防上することができるよう
にしたＣＰＵの暴走検出方式を提供することを目的とし
ている。
なされたもので、かかる問題点を解消して、ソフト的に
ＣＰＵの暴走を検出し、そのＣＰＵの暴走に起因するモ
ーターや回路の破壊を未然に防上することができるよう
にしたＣＰＵの暴走検出方式を提供することを目的とし
ている。
Ｃ問題点を解決しようとするための手段〕この目的を達
成するために、本発明に係るＣＰＵの暴走検出方式は、
電源ＯＮ又はＣＰＵの出力によって起動し、前記ＣＰＵ
を含むシステムにリセット信号を出力するリセット回路
を組み込み、かつ第一及び第二の暴走検出プログラムか
ら構成され、第一の暴走検出プログラムは定期的なタイ
マー割り込み処理によってエラーカウントをアップ又は
ダウンさせ、そのエラーカウントが規定値と一致した場
合にはタイマーオーバーフローを生じさせて、又、短周
期で前記第二の暴走検出プログラムのタイマーが再起動
が生じている時に第二の暴走検出プログラムの処理を行
なうものとし、前記第二の暴走検出プログラムは前記リ
セット回路の駆動信号を出力することを特徴としている
。
成するために、本発明に係るＣＰＵの暴走検出方式は、
電源ＯＮ又はＣＰＵの出力によって起動し、前記ＣＰＵ
を含むシステムにリセット信号を出力するリセット回路
を組み込み、かつ第一及び第二の暴走検出プログラムか
ら構成され、第一の暴走検出プログラムは定期的なタイ
マー割り込み処理によってエラーカウントをアップ又は
ダウンさせ、そのエラーカウントが規定値と一致した場
合にはタイマーオーバーフローを生じさせて、又、短周
期で前記第二の暴走検出プログラムのタイマーが再起動
が生じている時に第二の暴走検出プログラムの処理を行
なうものとし、前記第二の暴走検出プログラムは前記リ
セット回路の駆動信号を出力することを特徴としている
。
上記したような構成としてＣＰＵの暴走を常時管理し、
検出することとしたので、タイマー割り込み処理によっ
て、ある回数の割り込みがあっても設定カウンターがク
リアされず、設定値に到達すると、ＣＰＵの処理状況に
不具合（暴走）が発生したとみなされ、イニシャライズ
等の処理がなされることとなり、又、モーターの出力相
が全相出力となっていたり、同一相が既定時間具ヒ励磁
されていたりすると同様にＣＰＵの暴走とみなした処理
が行なわれるので、モーターや回路のＣＰＵの暴走に起
因する破壊をソフト的に未然に防止することができるの
である。
検出することとしたので、タイマー割り込み処理によっ
て、ある回数の割り込みがあっても設定カウンターがク
リアされず、設定値に到達すると、ＣＰＵの処理状況に
不具合（暴走）が発生したとみなされ、イニシャライズ
等の処理がなされることとなり、又、モーターの出力相
が全相出力となっていたり、同一相が既定時間具ヒ励磁
されていたりすると同様にＣＰＵの暴走とみなした処理
が行なわれるので、モーターや回路のＣＰＵの暴走に起
因する破壊をソフト的に未然に防止することができるの
である。
次に、本発明の実施の一例を第１図乃至第３図を参照し
て詳細に説明する。
て詳細に説明する。
第１図は本発明に係るＣＰＵの暴走検出方式が実行され
るハードウェアのブロック構成図であり、図中１はＣＰ
Ｕを示している。又、図中２はリセット回路であり、こ
のリセット回路２は電源スィッチ３及び前記ＣＰＵＩと
接続されており、電源スィッチ３のＯＮ又はＣＰＵＩの
出力によって起動され、ＣＰＵＩ及びその他のシステム
ユニットへリセット信号を出力するものとなっている。
るハードウェアのブロック構成図であり、図中１はＣＰ
Ｕを示している。又、図中２はリセット回路であり、こ
のリセット回路２は電源スィッチ３及び前記ＣＰＵＩと
接続されており、電源スィッチ３のＯＮ又はＣＰＵＩの
出力によって起動され、ＣＰＵＩ及びその他のシステム
ユニットへリセット信号を出力するものとなっている。
又、第２図として示すのは本発明に係るＣＰＵの暴走検
出方式のメインの処理を表わすフローチャート図であり
、ＣＰＵＩのイニシャライズ状態から暴走検出出力をＯ
ＦＦしてから、第一の暴走検出プログラムを起動させる
。その第一の暴走検出プログラムが起動されると、エラ
ーカウントをリセットしながら、定期的なタイマーの割
り込み信号を受けながらループを流れる構成となってい
る。
出方式のメインの処理を表わすフローチャート図であり
、ＣＰＵＩのイニシャライズ状態から暴走検出出力をＯ
ＦＦしてから、第一の暴走検出プログラムを起動させる
。その第一の暴走検出プログラムが起動されると、エラ
ーカウントをリセットしながら、定期的なタイマーの割
り込み信号を受けながらループを流れる構成となってい
る。
更に、第３図に示すのは、暴走検出のための処理を表わ
すフローチャート図であり、定期的なタイマーによる割
り込みを受けている第一の暴走検出プログラムは、その
割り込み処理によってエラーカウントを１つづつアップ
又はダウンする。
すフローチャート図であり、定期的なタイマーによる割
り込みを受けている第一の暴走検出プログラムは、その
割り込み処理によってエラーカウントを１つづつアップ
又はダウンする。
次いでエラーカウントが予め設定されている規定値と一
致するか否かのデシジョンが行なわれ、一致しない場合
にはタイマーオーバーフロー割り込みによる第二の暴走
検出プログラムの処理が行なわれないように、その第二
の暴走検出プログラムのタイマーの再起動（リセット）
を行なってメインのループへ戻る。この際、メインのル
ープに戻るに先立って、第二の暴走検出プログラムのタ
イマーの値を規定値と比較するデシジョンが行なわれ、
そのタイマーの値が規定値よりも小さい場合にのみ戻る
こととなる。この第二のタイマーの値を規定値と比較す
るデシジョンは具体的には短周期（既定時間）で第２の
暴走検出プログラムのタイマーが再起動されたか否かを
チェックするもので、規定値に達している場合には、プ
ログラムに異常が発生し、正規のループを通っていない
等の理由が存在することとなるので、第一の暴走検出プ
ログラムによるエラーカウントとは関係なく、第二の暴
走検出プログラムで処理、即ち、前記したリセット回路
２を駆動させて、リセット信号を出力し、ＣＰＵＩをイ
ニシャライズする。
致するか否かのデシジョンが行なわれ、一致しない場合
にはタイマーオーバーフロー割り込みによる第二の暴走
検出プログラムの処理が行なわれないように、その第二
の暴走検出プログラムのタイマーの再起動（リセット）
を行なってメインのループへ戻る。この際、メインのル
ープに戻るに先立って、第二の暴走検出プログラムのタ
イマーの値を規定値と比較するデシジョンが行なわれ、
そのタイマーの値が規定値よりも小さい場合にのみ戻る
こととなる。この第二のタイマーの値を規定値と比較す
るデシジョンは具体的には短周期（既定時間）で第２の
暴走検出プログラムのタイマーが再起動されたか否かを
チェックするもので、規定値に達している場合には、プ
ログラムに異常が発生し、正規のループを通っていない
等の理由が存在することとなるので、第一の暴走検出プ
ログラムによるエラーカウントとは関係なく、第二の暴
走検出プログラムで処理、即ち、前記したリセット回路
２を駆動させて、リセット信号を出力し、ＣＰＵＩをイ
ニシャライズする。
又、前記第一の暴走検出プログラムによってエラーカウ
ントが規定値と一致した場合には、第二の暴走検出プロ
グラムのタイマーの再起動（リセット）を行なわずにタ
イマーオーバーフローを生じさせて、リセット回路２を
駆動させることとなる。即ち、第３図における■または
■の流れ線はＣＰＵＩが暴走したとみなされる場合のみ
に通ることとなる。
ントが規定値と一致した場合には、第二の暴走検出プロ
グラムのタイマーの再起動（リセット）を行なわずにタ
イマーオーバーフローを生じさせて、リセット回路２を
駆動させることとなる。即ち、第３図における■または
■の流れ線はＣＰＵＩが暴走したとみなされる場合のみ
に通ることとなる。
ヒ記したように、本発明に係るＣＰＵの暴走検出方式は
、第一の暴走検出プログラムが暴走によってストップさ
れるとタイマーオーバーフローによって、第二の暴走検
出プログラムが自動的に処理され（実行され）又、第二
の暴走検出プログラムが暴走によってストップされた場
合は、自動的に第一の暴走検出プログラムによって再起
動がかけられる構成となっているつ又、第二の暴走検出
プログラムが正規のループを通らないとかアドレス異常
等の原因によって既定の時間内に再度タイマー割り込み
が行なわれた場合にもリセット回路２が駆動され、リセ
ット処理が行なわれることとなっている。
、第一の暴走検出プログラムが暴走によってストップさ
れるとタイマーオーバーフローによって、第二の暴走検
出プログラムが自動的に処理され（実行され）又、第二
の暴走検出プログラムが暴走によってストップされた場
合は、自動的に第一の暴走検出プログラムによって再起
動がかけられる構成となっているつ又、第二の暴走検出
プログラムが正規のループを通らないとかアドレス異常
等の原因によって既定の時間内に再度タイマー割り込み
が行なわれた場合にもリセット回路２が駆動され、リセ
ット処理が行なわれることとなっている。
上述したように本発明に係るＣＰＵの暴走検出方式によ
れば、ＣＰＵが暴走したとみなされた場合には直ちにイ
ニシャライズ等の処理が実行されることとなり、ＣＰＵ
の暴走を起因とするモーターや回路の破壊をソフト的に
未然に防旧することができる。
れば、ＣＰＵが暴走したとみなされた場合には直ちにイ
ニシャライズ等の処理が実行されることとなり、ＣＰＵ
の暴走を起因とするモーターや回路の破壊をソフト的に
未然に防旧することができる。
第１図は本発明に係るＣＰＵの暴走検出方式が実行され
るハードウェアのブロック構成図、第２図は同メイン処
理を表わすフローチャート図、第３図は同暴走検出処理
を表わすフローチャート図である。 １・・・ＣＰＵ ２・・・リセット回路３・・・電源
スィッチ 第１図 第２図 メインルーフ６
るハードウェアのブロック構成図、第２図は同メイン処
理を表わすフローチャート図、第３図は同暴走検出処理
を表わすフローチャート図である。 １・・・ＣＰＵ ２・・・リセット回路３・・・電源
スィッチ 第１図 第２図 メインルーフ６
Claims (1)
- 電源ＯＮ又はＣＰＵの出力によって起動し、前記ＣＰ
Ｕを含むシステムにリセット信号を出力するリセット回
路を組み込み、かつ第一及び第二の暴走検出プログラム
から構成され、第一の暴走検出プログラムは定期的なタ
イマー割り込み処理によってエラーカウントをアップ又
はダウンさせ、そのエラーカウントが規定値と一致した
場合にはタイマーオーバーフローを生じさせて、又、短
周期で前記第二の暴走検出プログラムのタイマーが再起
動が生じている時に第二の暴走検出プログラムの処理を
行なうものとし、前記第二の暴走検出プログラムは前記
リセット回路の駆動信号を出力することを特徴とするＣ
ＰＵの暴走検出方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056125A JPS63221437A (ja) | 1987-03-11 | 1987-03-11 | Ｃｐｕの暴走検出方式 |
| US07/123,187 US4903193A (en) | 1987-03-11 | 1987-11-20 | Runaway detecting system for CPU |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056125A JPS63221437A (ja) | 1987-03-11 | 1987-03-11 | Ｃｐｕの暴走検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63221437A true JPS63221437A (ja) | 1988-09-14 |
Family
ID=13018350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62056125A Pending JPS63221437A (ja) | 1987-03-11 | 1987-03-11 | Ｃｐｕの暴走検出方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4903193A (ja) |
| JP (1) | JPS63221437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08115235A (ja) * | 1994-10-14 | 1996-05-07 | Honda Motor Co Ltd | 制御装置の異常検出装置およびその方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5109506A (en) * | 1989-06-19 | 1992-04-28 | International Business Machines Corp. | Microcomputer system including a microprocessor reset circuit |
| EP0410030A1 (en) * | 1989-07-25 | 1991-01-30 | Unisia Jecs Corporation | Method and apparatus for preventing failure of a CPU |
| JPH04241642A (ja) * | 1991-01-16 | 1992-08-28 | Nec Corp | マイクロコンピュータの暴走検出方式 |
| JP2658697B2 (ja) * | 1991-12-11 | 1997-09-30 | 富士通株式会社 | ウォッチ・ドック・タイマ回路 |
| US5388254A (en) * | 1992-03-27 | 1995-02-07 | International Business Machines Corporation | Method and means for limiting duration of input/output (I/O) requests |
| JPH0683652A (ja) * | 1992-08-31 | 1994-03-25 | Sharp Corp | マイクロコンピュ−タシステム |
| JP2942977B2 (ja) * | 1993-07-16 | 1999-08-30 | 松下電器産業株式会社 | Ｃｄｍａ方式移動局装置およびｃｄｍａ方式基地局装置およびｃｄｍａ方式無線通信システム |
| KR960038608A (ko) * | 1995-04-07 | 1996-11-21 | 김광호 | 마이크로프로세서 오동작 방지회로 |
| KR0177093B1 (ko) * | 1995-05-31 | 1999-05-15 | 윤종용 | Cpu 리셋회로 |
| BR112012008687A2 (pt) * | 2009-10-15 | 2016-04-19 | L E Tech Co Ltd | microcomputador, e, método de operação de um microcomputador |
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| JPH0795291B2 (ja) * | 1986-01-13 | 1995-10-11 | 沖電気工業株式会社 | ウオツチドツグタイマ |
-
1987
- 1987-03-11 JP JP62056125A patent/JPS63221437A/ja active Pending
- 1987-11-20 US US07/123,187 patent/US4903193A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US4903193A (en) | 1990-02-20 |
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