JPH03260847A - Ｃｐｕ暴走復帰回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＰＵの暴走復帰回路の改良に関する。

ＣＰＵは、その動作中に何らかの原因により、正常に動
作しなくなることがある。

この場合、このことを検出して、ＣＰＵを正常状態に戻
す必要がある。

このために、−ｇに暴走検出回路が設けられており、こ
の暴走検出回路により、ＣＰＵの暴走を検出すると、Ｃ
ＰＵにリセット信号を送出することかおこなわれている
。

〔従来の技術〕

この暴走検出回路としては、第４図に示すように、ウォ
ッチドッグタイマーが用いられている。

このウォッチドッグタイマー２は、クロックｃｋをカウ
ントするとともに、ＣＰＵから一定間隔で送出されるリ
セットパルスにより、リセットされる様に構成されてい
る。

しかし、ＣＰＵＩが暴走して、一定期間以上リセットパ
ルスが出力されないと、オーバーフローするため、クリ
ヤパルスを出力する。

ＣＰＵ　１はこれにより、リセットされ、再起動が行わ
れる。

〔発明が解決しようとする課題〕

従来、ＣＰＵの暴走復帰に用いられているウォッチドッ
グタイマーは、単にＣＰＵの暴走状態をリセットにより
止め、再起動させるだけであり、暴走原因を知ることが
出来ない。

このため、メモリチエツク、メモリクリア等ＣＰＵ再起
動後の処理が暴走原因により、異なる場合でも、全ての
起動処理を行っているので、ＣＰＵの無駄な処理が増え
、再起動時間が長くなってしまうと言う問題があった。

本発明は、この問題を解決し、再起動時間を適正なもの
にすることを目的とする。

〔課題を解決するための手段〕

本発明は、この目的の達成のため、第１図に示す様に、
ＣＰＵＩから一定間隔で出力されるリセットパルスをウ
ォッチドッグタイマー２に入力し、該パルスが一定期間
出力されなかった時に該ウォッチドッグタイマーから、
該ＣＰＵに対し、リセットパルスを出力して、１ｆＣＰ
Ｕをリセ・ン卜する暴走復帰回路において、 該ウォッチドッグタイマーとは別に、各々異なる暴走原
因を検出する複数の暴走原因検出回路３゜４と、該検出
回路出力を保持する保持回路６を設ける様にした。

〔作用〕

本発明においては、ウォッチドッグタイマー２の他に、
複数の暴走原因検出回路３，４を設け、ＣＰＵの暴走時
、これらの内、少なくとも何れか一つからリセットパル
スを出力するとともに、該ＣＰＵに対し、保持回路６か
らＣＰＵ１に対し暴走原因を通知する。

これにより、ＣＰＵ１は暴走原因を知ることが出来るか
ら、暴走原因に応じた再起動処理を行う事が可能となる
。

従って、ＣＰＵ再起動時間を短縮することが出来る。

〔実施例〕

第２図は本発明の実施例を示す図で、この実施例におい
ては、暴走原因検出回路として、電圧異常検出回路８と
アドレス例外検出回路９を用いている。

電圧異常検出回路８は、ＣＰＵＩの電源電圧である５ｖ
の電圧が設定値を下回っているか否かを検出する。

そして、電源電圧が設定値より、下回るとクリヤパルス
を出力する。

又、アドレス例外検出回路９は、ＣＰＵ　１が発生した
アドレスを監視しており、アドレス例外が発生すると、
クリヤパルスを発生する。

ウォッチドッグタイマー２は従来と同様に動作するので
、ここでは説明しない。

この構成において、電源電圧の異常、アドレス例外の発
生、ウォッチドッグタイマー２のクリヤパルスが一定時
間入力しない、事の少なくとも何れか１つが発生すると
、クリヤパルスをＣＰＵＩに対して出力する。

ＣＰＵ１はこのクリヤパルスの入力により、再起動動作
を開始する。

ウォッチドッグタイマー２と電圧異常検出回路８とアド
レス例外検出回路９の出力は、３ビツトのラッチ回路１
５に保持されており、この出力はエンコーダー１６によ
り、２ビツトのコードにエンコードされてＣＰＵＩに入
力される。

ＣＰＵＩはこれにより、暴走原因を知ることができる。

又、暴走発生時、ＲＡＭＩＩをアクセスしていたか否か
によって、再起動処理の内容が変わってくるので、ＲＡ
ＭアドレスデコーダーｌＯからのライトイネーブル信号
をう・ンチ１２によりラッチし、ＣＰＵＩに入力する様
にしている。

次に、再起動動作を第３図のフローに従って説明する。

再起動動作は、電源投入時の起動動作と重なる部分があ
るので、電源投入時も含めて説明する。

先ず、電源投入時は、リセットスタート（ステップＳｌ
）を行い、ラッチ回路１５に保持され、エンコーダー１
６により、コード化された暴走原因を読み込み（ステッ
プＳ２）、暴走原因の有無を判定する（ステップＳ３）
。

電源投入時は暴走原因はないので、制御ボート入出力設
定（ステップＳ４）を行う。

次いで、タイマー設定（ステップＳ５）、通信パラメー
ター設定（ステップＳ６）、割り込み設定（ステップＳ
７）、ＲＡＭの全アドレスクリア（ステップＳ８）、Ｒ
ＡＭリードライトチエツク（ステップＳ９）、ラッチ１
２やラッチ回路１５に保持されている暴走原因のクリヤ
（ステップ５１０）を順次行い、通常の各種制御や通信
を行う（ステップ５１１）。

次に、電源瞬断が生じた場合、ステップＳ１２で、電源
瞬断有りと判定される。

この場合は、電源投入時と全く同一の再起動処理を行う
。即ち、ステップ３４〜ＳＩＯの処理を行って、運用状
態に入る。

又、無限ルーチン障害が発生して、ウォッチドッグタイ
マー２からクリヤパルスが発生した場合、ＲＡＭをアク
セスしていたか否かにより、処理内容が変わる。

即ち、ＲＡＭをアクセスしていた場合には、ＲＡＭの内
容が保証されないので、ステップ３８〜ステン７’ＳＩ
Ｏの処理を行い、ＲＡＭをアクセスしていなかった場合
には、ステップＳＩＯの処理のみ行い、運用状態に入る
。

アドレス例外のみ発生した場合には、ステップＳＩＯの
処理のみ行い、運用状態に入る。

ことが可能となる。

第１図は本発明の原理図、第２図は本発明の実施例を示
す図、第３図は実施例の動作フロー、第４図は従来技術
を示す図である。

図中、１はＣＰＵ、２はウオッチド・ングタイマー、３
．４は暴走原因検出回路である。

〔発明の効果〕

以上の様に、本発明によれば、暴走原因検出部を複数設
けて、暴走原因を保持する様にしているため、暴走原因
に応した再起動処理を実行することができるので、再起
動処理を短時間で処理する本発明のＮ／、理図 第 重力 イＹ フロー 第 月 本発明の実池例 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 ＣＰＵ（１）から一定間隔で出力されるリセットパルス
   をウォッチドッグタイマー（２）に入力し、該パルスが
   一定期間出力されなかった時に該ウォッチドッグタイマ
   ーから、該ＣＰＵに対し、リセットパルスを出力して、
   該ＣＰＵをリセットする暴走復帰回路において、 該ウォッチドッグタイマーとは別に、各々異なる暴走原
   因を検出する複数の暴走原因検出回路（３、４）と、該
   検出回路出力を保持する保持回路（６）を設け、 該ウォッチドッグタイマー、暴走原因検出回路の少なく
   とも何れか一つからリセットパルスを出力するとともに
   、該ＣＰＵに対し該保持回路から該ＣＰＵに対し暴走原
   因を通知することを特徴とするＣＰＵ暴走復帰回路。