JPH0352015A - 電源断の検出・復帰回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明はマイクロコンピュータを用いたＥＣＲ（電子
式金銭登録機）等の電子機器の電源低下に際し、動作保
証、その動作の復帰技術に係り、その電源低下を検出し
た際、そのマイクロコンピュータの動作を停止し，゜電
源の復帰に際し，その停止を解除する電源断の検出・復
帰回路に関するものである． ［従　来　例］ この種の電源断の検出・復帰回路は例えば第３図に示す
構成をしており、この電源断の検出・復帰回路には，電
子機器等の電源電圧Ｖユ（あるいは回路の電圧ｖ　ｍ　
）の正常あるいは低いを検出し，この検出信号（雨信号
）を電子機器等のマイクロコンピュータ（Ｃ　Ｐ　Ｕ）
　１に出力する電圧検出回路２と、その電源電圧低下の
検出から所定時間（タイマ時間）をカウントするタイマ
３と、このタイマ時間後に上記濾匝信号のレベルを監視
し、この監視したレベルを出力する電圧監視部４と、こ
の監視により上記電源電圧が低下しているときには上記
ＣＰＵＩにリセット信号を出力するリセット回路５とが
設けられている． ここで，上記構成の電源断の検出回路の動作を，第４図
を参照して説明すると、電子機器の電源電圧ｖ４が投入
されると（同図（ａ）および（ｂ）に示す），電圧検出
回路２にてその電源電圧ｖ１と所定値ＶＨとが比較され
、電源電圧ｖ１の方が高い（正常）場合には“Ｈ”レベ
ルが出力され，低い（低下）場合には“Ｌ”レベルが出
力される（同図（Ｑ）に示す）．このとき、電源投入時
点においては、そのＰ１０信号のＨレベルタイミングで
タイマ３が作動され（同図（ｄ）に示す）、このタイマ
時間後にリセット回絡５が作動されるため，ＣＰＵＩは
そのタイマ時間の間リセットされる． 続いて、上記電源電圧ｖ８が立ち上がると（正常な値に
なると）、ＰｖＤ信号が“Ｈ”レベルとなるため、ＣＰ
ＵＩの割込み端子にはその“Ｈ”レベルの信号が入力さ
れるが，電源電圧■．が何等かの原因で低下すると、′
Ｌ”レベル信号が入力される．すると、ＣＰＵＩにて割
込み処理、例えば現に実行している処理の退避，メモリ
のバックアップ処理および初期化処理等が行われるとと
もに，上記タイマ３が起動される（同図（ｄ）の“Ｌ”
レベル）．一方、電圧監視部４においては、上記タイマ
時間経過の後に雨信号の監視が行われ，例えば雨信号が
“Ｌ”レベルであれば、つまり電源電圧Ｖ．がまだ復帰
していなければ、リセット回路５を作動する信号が出力
される（同図（ｄ）の“Ｈ″レベル）．すると、リセッ
ト回路５からはリセット信号（ＲＳＴ信号；“Ｌ”レベ
ル信号）が上記ＣＰＵＩに出力されるため、そのＣＰＵ
Ｉは停止状態にされる．すなわち、電源電圧ｖ８が所定
植ＶＨ以下になった場合，つまり電源電圧Ｖ．が低下（
例えば断状態）した場合、ｃｐｔｙｉはタイマ時間の間
に上記必要な処理が実行され、そのタイマ時間後にリセ
ットが行われ、停止状層にされる． また、上記ＣＰＵＩのリセット後に電源電圧■，が復帰
した場合（同図（ａ）に示す）、雨信号が”Ｈ”レベル
となるため、タイマ３が作動され，このタイマ時間後に
その丙不信号を監視している電圧監視部４にてリセット
回ＨＩ５が作動され、ＣＰＵ１のリセットが解除される
（同図（ｄ）および（ｅ）に示す）． ［発明が解決しようとする問題点］ しかしながら，上記電源断の検出回路にあっては、上記
電源電圧が低下したとき，ｌＫに実行している処理によ
っては上記タイマ時間内に必要な処理（ｐｗｏ処理）が
終了しないこともあり，例えば初期化処理等の途中でリ
セットが行われると，上記ＣＰＵＩの再起動時において
、正常な動作が行われないこともあった．また、上記タ
イマ３のタイマ時間が経過する前に，電源電圧Ｖ，が復
帰している場合（第４図（ａ）の二点鎖線に示す），雨
信号がそのタイマ時間経過時点で“Ｈ＃レベルであるた
め、上記電圧監視部４にてリセット回路５が作動されず
、上記割込み処理による必要な処理が既に終了している
にもかかわらず、リセットされずにＨ　Ａ　Ｌ　Ｔ状態
のままで停止することがあった．この発明は，上記課題
に鑑みなされたものであり、その目的は電源電圧の断に
際し、ＣＰＵが必要な処理を確実に実行した後に、その
ＣＰＵをリセットすることができ、かつ，そのリセット
の後上記電源電圧が復帰したときにはそのＣＰＵを確実
に動作状態とすることができるようにした電源断の検出
・復帰回路を提供することにある．［問題点を解決する
ための手段］ 上記目的を達成するために、この発明の電源断の検出・
復帰回路は，電子機器等の電源電圧を正常値あるいは低
い値の２値信号として出力する電源検出手段と，上記２
値の検出信号に応じてリセット可信号を出力するマイク
ロコンピュータ（ＣＰＵ）と，上記リセット可信号によ
り上記マイクロコンピュータをリセットするリセット手
段と，上記電源電圧の復帰に際し、上記マイクロコンピ
ュータのリセット後にそのリセットを自動的に解除する
リセット解除手段とを備えたことを要旨とする．　　　
　　　　　［作　　用］ 上記構成としたので、電子機器等の電源電圧が所定値以
下に低下すると、上記マイクロコンピュータ（ＣＰＵ）
にて必要な割込み処理，例えば現に実行している処理の
退避、データをバックアップメモリに記憧するバックア
ップ処理や初期化処理等が行われ，これらの処理が終了
すると、Ｉ／Ｏポートからリセット可信号が出力される
．すると，そのリセット可信号により上記リセット手段
からはＣＰＵをリセットする信号が出力される．すなわ
ち，ＣＰＵは，当該電子機器等の再動作に際し，誤動作
がないように，種々処理が終了した後にリセットされる
． また，そのリセット可信号が出力された後、上記電源電
圧が復帰した場合、その復帰により上記ＣＰＵのリセッ
トが解除される．このとき，ＣＰＵは既にリセット時点
に必要な処理が終了しているため、誤動作することもな
い． さらに、そのリセット可信号が出力する前に、上記ｌｌ
源電圧が復帰している場合、ＣＰＵにおいては，上述の
必要な処理の終了後、一旦リセットが行われるが、直ぐ
にそのリセットの解除が行われる． ［実　施　例］ 以下，この発明の実施例を第１図および第２図に基づい
て説明する．なお、第１図中，第３図と同一部分には同
一符号を付し重複説明を省略する．第１図において，電
源断の検出・復帰回路には、必要な処理終了後にリセッ
ト可信号（ＲＳＴ−Ａ信号）をＩ／Ｏインターフェイス
回路６を介して出力するＣＰＵ（マイクロコンピュータ
》７と、このリセット可信号により上記ＣＰＵ７をリセ
ットするためのリセット制御信号を出力するリセット回
ＩＩＩ８と，上記用信号およびＣＰＵ７のリセット信号
を監視する電圧監視回路（ＮＡＮＤ回路）９と，上記リ
セット制御信号および電圧監視回路９からの信号により
出力を反転制御するフリップ・フロップ回路ｌＯと，こ
のフリップ●フロップ回路１Ｇの出力信号の立上りタイ
ミングで起動してその立上りタイミングを所定時間（タ
イマ時間）遅延するためのタイマ回路１１と，上記フリ
ップ・フロップ回路ｌＯの出力信号を積分する時定数Ｃ
−Ｒの積分回路１２と、この積分信号とタイマ回路１１
により遅延された信号とのＯＲをとるＯＲ回ＩＩＮ（ド
ライバ１１ｊ１）１３とが設けられている． なお，上記ＣＰＵ７はＲＳＴ信号が“Ｌ”レベルである
ときにリセット状態となり，“Ｈ”レベルであるときに
リセット解除状態となる．また，抵抗１４はフリップ・
フロップ回路１Ｇの出力信号を上記タイマ回路ｌ１と積
分回路１２とに分岐するためのものである．さらに、電
源断の検出・復帰回路には．ＲＳＴ・▲信号を反転して
リセット回路８に出力するインバータ回路ｌ５と，　Ｒ
ＳＴ信号を反転して電圧監視回路９に出力するインバー
タ回路１６とが備えられている． 次に、上記構或の電源断の検出・復帰回路の動作を第２
図のタイムチャート図に基づいて説明する． まず，電源電圧ｖ１の投入により電源電圧ｖ１が立上が
り（また電圧Ｖヨが立上がり）、その電源電圧ｖ３が所
定値になると，リセット回路８の出力？″Ｈ”レベルと
なり（同図（ｄ）に示す）、さらに電源電圧ｖ１が所定
値Ｖｌ｛になると、電源検出回［２の出力（ＰＡＤ信号
）が“Ｈ”レベルとなる（同図（Ｑ）に示す）．そのＰ
ｗＤ信号の立上りタイミングによりフリップ・プロップ
回路１０の出力が“Ｈ”レベルにされ（同図（ｆ）に示
す）、この出力信号（“Ｌ”レベルから“Ｈ”レベル）
によりタイマ回路１１が作動される．すると、所定タイ
マ時間経過後にタイマ回路１１の出力が“Ｌ”レベルか
ら“Ｈ”レベルとされるため，負論理のＯＲ回＄１３の
出力（ｍ信号）が“Ｈ“レベルにされる（同図（ｇ）に
示す）．すなわち、電源電圧Ｖ．，Ｖ，がそれぞれ所定
値に達し、かつ、それら電圧が安定化するまで、ＣＰＵ
７はリセット状態とされ，上記タイマ時間経過後にその
リセットが解除される． 続いて，上記リセットが解除され、ＣＰＵＩが動作して
いるとき，何等かの原因により電源電圧Ｖ■が低下し，
所定値ＶＨ以下になったものとする（同図（ａ）に示す
）．なお，電源電圧ｖ３は通常その電源Ｖ．より遅れて
低下するため，電源電圧ｖ１の低下している時間によっ
てはあまり変化しない．すると、同図（ｂ）に示される
ように、電圧検出回ｌｓ２の出力信号（ｐｖｏ信号）は
“Ｈ”レベルから“Ｌ”レベルとなり、ＣＰＵ７にて必
要な処理（　ｐｖｏ処理》，例えば魂に実行している処
理の退避，メモリのバックアップ処理，初期化処理等が
行われる（同図（ｄ）に示す）．それら処理が終了した
時点で，ＣＰＵ７にてＩ／Ｏインターフェイス回ＪＩＩ
６を介してリセット可信号（ＲＳＴ・轟信号）が出力さ
れ（同図（ｄ）に示す）、このリセット可信号によりリ
セット回ｌｓ８からはフリップ・フロップ回路１Ｇの出
力を反転し（同図（ｄ）に示す）、上記ＣＰＵ７をリセ
ットするためのリセット制御信号が出力される．そのた
め、フリップ・フロップ回＠ｉｏの出力信号は“Ｌ”レ
ベルとなり（同図（ｆ）に示す），負論理のＯＲ回路ｌ
３からはＣＰＵ７をリセットするリセット信号（“Ｌ”
レベル）が出力空れ（同図（ｇ）に示す）、ＣＰＵ７は
リセット状層にされる．すなわち、ＣＰＵ７の必要な処
理が確実に終了した後に、そのＣＰＵ７がリセットされ
る． ？方，上記Ｃ：ＰＵ７のリセット状層中に上記電源Ｖ，
が復帰した場合（同図（ａ）に示す），つまり千茹口号
が“Ｈ”レベルとなった場合（同図（０）に示す），電
圧監視回路９からはフリップ・フロップ回路１Ｇの出力
を反転する制御信号が出力されるため，フリップ・フロ
ップ回路１０の出力信号は“Ｌ”レベルから“Ｈ”レベ
ルにされる（同図（ｆ）に示す）．このとき、その“Ｌ
”レベルから“Ｈ＃レベルによりタイマ回絡１１が作動
され，負論理のＯＲ回絡ｌ３の出力がそのタイマ時間経
過後に“Ｈ”レベルにされるため，ＣＰＵ７はそのタイ
マ時間経過後にリセット解除にされる（同図（ｇ）に示
す）．すなわち、電源電圧■１の復帰に際し，その電源
電圧■■（お．よび電源電圧ｖ　ｍ　）が安定した時点
で，上記ＣＰＵＩのリセット状層が解除され、ＣＰＵ１
の再起動が可能にされる．しかも．ＣＰＵ７においては
、必要とする処理が確実に終了した後にリセット状態と
されるため，そのリセット後の再起動に際して娯動作す
ることもなく，正常な再起動が可能となる． さらに、同図（ａ）の二点鎖線に示されるように、上記
電源電圧ｖｉの上昇が上記ＣＰＵ７のリセット前に起こ
った場合，ＣＰＵ７は必要な処理を中断せず、かつ、そ
の必要な処理の終了後にＩ／Ｏインターフェイス回ｌｌ
ｒ６を介してリセット可信号（ｐｖｏ信号）を出力する
．そのため，そのリセット可信号によりＣＰＵ７はリセ
ットされるが、このリセットは積分回ＩＩ１２の時定数
Ｃ−Ｈにより遅れる（同図（ｇ）に示す）．このとき，
電源電圧ｖ１が所定値ＶＨに達しているため，その遅れ
て“Ｌ”レベルになった育信号と“Ｈ”レベルの信ル信
号とによりフリップ・フロップ回路ｌＯの出力信号が“
Ｈ”レベルにされる（同図（ｆ）の二点鎖線に示す）．
すると，上述同様にタイマ回路１１が作動されるため，
そのタイマ時間経過後に負論理のＯＲ回ｊｌ１３の出力
が“Ｈ”レベルにされるため（同図（ｇ）の二点鎖線に
示す）、ＣＰＵ７はそのタイマ時間経過後にリセット解
除にされる．しかも，このリセット解除による再起動に
際し、上述同様に必要とする処理が確実に終了した後に
リセット状態とされるた？、そのリセット後の再起動に
際して誤動作することもなく，正常な再超勤が可能とな
る．このように、電源電圧の断により電ｗＡｖ■が所定
値ＶＨ以下に低下すると，ＣＰＵ７にて必要な処理が終
了され、この必要な処理後に確実にリセット処理が行わ
れるため．ＣＰＵ７がＨＡＬＴ状層のままとならず，Ｃ
ＰＵ７の再起動に際して正常な動作が実行される．また
，電源電圧Ｖ．の復帰に際しても、ＣＰＵ７にて必要な
処理が終了され，この処理の後にリセットされ、かつ、
そのリセット解除が自動的に行われる． ［発明の効果］ 以上説明したように，この発明の電源断の検出・復帰回
路によれば，電源電圧の低下に際し、ｃＰＵのリセット
に際し、そのＣＰＵに必要な処理の終了後にそのリセッ
トを実行するようにし，かつ、上記電源電圧が復帰して
いる場合、上記必要な処理の終了後にリセットするとと
もに、所定時間経過後にそのリセットを解除するように
したので、リセット時点においてＣＰＵの必要な処理を
確実に終えることができ，ＣＰＵがＨＡＬＴ状態となら
ず、しかも再起動に際し．ＣＰＵが正常に動作するよう
にできる．また、この発明によれば，電源電圧の復帰に
際し、自動的にリセット状態を解除することができる．

【図面の簡単な説明】

第１図はこの発明の一実施例を示す電源断の検出・復帰
回路の概略的回路図、第２図は上記電源断の検出・復帰
回路の動作を説明するタイムチャート図，第３図は従来
の電源断の検出・復帰回路の回路図，第４図は従来の電
源断の検出・復帰回路の動作を説明するタイムチャート
図である．図中，２は電源検出回路，６はＩ／Ｏインタ
ーフェイス回路，７はＣＰＵ（マイクロコンピュータ）
，８はリセット回路、９は電圧監視回ｊｌ　（ＮＡＮＤ
回路）、ｌＯはフリップ・フロップ回路，１１はタイマ
回路，１２は積分回路，１３は負論理のＯＲ回路（ドラ
イバ回路），１４は抵抗（分岐用）．　１５．１６はイ
ンバータ回路である．

Claims (1)

【特許請求の範囲】
1. （１）電子機器等の電源電圧を正常値あるいは低い値の
   ２値信号として出力する電源検出手段と、前記２値の検
   出信号に応じてリセット可信号を出力するマイクロコン
   ピュータ（ＣＰＵ）と、前記リセット可信号により前記
   マイクロコンピュータをリセットするリセット手段と、 前記電源電圧の復帰に際し、前記マイクロコンピュータ
   のリセット後にそのリセットを自動的に解除するリセッ
   ト解除手段とを備えたことを特徴とする電源断の検出・
   復帰回路。（２）前記リセット可信号のタイミングで作
   動し、所定時間カウントするタイマ回路を備え、前記マ
   イクロコンピュータのリセットから前記所定時間経過後
   に前記電源電圧が復帰しているときに、あるいはその電
   源電圧が復帰した場合前記所定時間が経過したときに、
   前記マイクロコンピュータのリセットを解除するように
   した請求項（１）記載の電源断の検出・復帰回路。