JP3110177B2

JP3110177B2 - ２重化計算機システム

Info

Publication number: JP3110177B2
Application number: JP04319176A
Authority: JP
Inventors: 哲朗大野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-11-30
Filing date: 1992-11-30
Publication date: 2000-11-20
Anticipated expiration: 2015-11-20
Also published as: JPH06168150A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は２重化計算機システム
に関し、特に同一処理を実行するマスタＣＰＵおよびス
レーブＣＰＵを備えた２重化計算機システムに関する。

【０００２】

【従来の技術】一般に、高信頼性が要求される計算機シ
ステムでは、ＣＰＵの２重化構成が採用されている。こ
のような２重化システムの従来の典型的なシステム構成
を図５に示す。

【０００３】図５に示されているように、このシステム
には、マスタＣＰＵ１１とスレーブＣＰＵ１２の２台の
ＣＰＵが設けられている。これらマスタＣＰＵ１１およ
びスレーブＣＰＵ１２は、システムバス１４からの入力
ｄを受けて、全く同じ動作をしている。そして、マスタ
ＣＰＵ１１の出力ｅのみがシステムバス１４に出力され
るように構成されている。

【０００４】マスタＣＰＵ１１の出力とスレーブＣＰＵ
１２の出力は、比較回路１３によって動作クロック単位
で常に比較され、一致しなければ、比較エラー信号ｂが
オンとなる。この場合、この比較エラー信号ｂは、マス
タＣＰＵ１１およびスレーブＣＰＵ１２それぞれのマス
ク不能割り込み入力に供給される。この結果、マスタＣ
ＰＵ１１およびスレーブＣＰＵ１２は同じ処理を始め
る。すると、比較エラーが解除され、システムは適当な
エラー処理を行なうことになる。

【０００５】しかしながら、この構成においては、もし
比較回路１３の動作に障害が発生し、その比較動作に誤
りが生じると、ＣＰＵのエラー検出を正常に行なうこと
ができなくなる。

【０００６】すなわち、従来の２重化システムでは、Ｃ
ＰＵ出力を比較する比較回路１３についてはその動作を
全く検査してないので、ＣＰＵの２重化構成によるエラ
ー検出機能が無駄になりかねないという不具合があっ
た。

【０００７】

【発明が解決しようとする課題】従来では、２重化され
たＣＰＵ出力を比較する比較回路の動作を検査する機構
がないため、比較回路の動作に障害が発生するとエラー
検出を正常に行なうことができなくなる欠点があった。

【０００８】この発明はこのような点に鑑みてなされた
ものであり、比較回路の動作を検証できるようにして、
十分に信頼性の高い２重化計算機システムを提供するこ
とを目的とする。

【０００９】

【課題を解決するための手段および作用】この発明の２
重化計算機システムは、互いに同一処理を実行するマス
タＣＰＵおよびスレーブＣＰＵと、これらマスタＣＰＵ
およびスレーブＣＰＵの出力を比較し、ＣＰＵ出力の不
一致を検出する比較回路と、システムバスに接続され、
前記比較回路の動作を検査する動作検証モード時に前記
システムバスからのデータによって前記動作検証モード
であることを示す診断フラグがセットされる第１のフラ
グレジスタと、前記比較回路が前記ＣＰＵ出力の不一致
を検出した際にエラーフラグがセットされる第２のフラ
グレジスタと、タイムアウトエラーフラグがセットされ
る第３のフラグレジスタと、タイマ起動信号が入力され
てからの経過時間を計時し、所定時間経過した後に前記
タイムアウトエラーフラグを前記第３のフラグレジスタ
にセットすると共に前記マスタＣＰＵに割り込み信号を
発生するタイマ手段と、システムバスに接続され、前記
システムバスからのデータに応じて、前記スレーブＣＰ
Ｕを動作停止させると共に、前記タイマ起動信号によっ
て前記タイマ手段を起動する強制停止手段と、前記比較
回路によって前記ＣＰＵ出力の不一致が検出された場
合、前記比較回路からの信号出力によって前記マスタＣ
ＰＵおよびスレーブＣＰＵをリセットし、且つ前記マス
タＣＰＵに前記第１および第２のフラグレジスタの状態
を参照させて、前記リセットが前記比較回路の動作検証
が正常に行われたことによるものであるか、通常動作時
に障害によってＣＰＵ出力の不一致が発生したことによ
るものであるかを、前記マスタＣＰＵに検出させる手段
と、前記タイマ手段から割り込み信号が発生された時、
前記マスタＣＰＵに前記第１および第３のフラグレジス
タの状態を参照させて、前記比較回路に動作エラーが発
生していることを検出させる手段とを具備することを特
徴とする。

【００１０】この２重化計算機システムにおいては、比
較回路の動作を検査する際には、システムバスからのデ
ータによって、比較回路の動作検証モードであることを
示す診断フラグがセットされると共に、強制停止手段に
よって、スレーブＣＰＵが強制的に動作停止され、且つ
タイマ手段が起動される。この場合、比較回路が正常に
動作していればＣＰＵ出力の不一致が検出され、マスタ
ＣＰＵはリセットされる。マスタＣＰＵは、診断フラグ
とエラーフラグを参照することにより、そのリセット
が、比較回路の動作検証が正常に行われたことによるも
のであるか、通常動作時にＣＰＵ出力の不一致が発生し
たことによるものであるかを、検出することができる。
一方、比較回路の動作に支障が発生している場合には、
マスタＣＰＵはリセットされないが、タイマ手段によっ
てマスタＣＰＵに割り込み信号が発生される。マスタＣ
ＰＵは、診断フラグとタイムアウトエラーフラグを参照
することにより、比較回路に動作エラーが発生している
ことを検出することができる。また、診断フラグがセッ
トされる第１のフラグレジスタおよび強制停止手段はシ
ステムバスに接続されているので、例えば外部の端末な
どから比較回路の動作検証処理を起動することができ
る。

【００１１】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。

【００１２】図１には、この発明の一実施例に係わる２
重化計算機システムの構成が示されている。この２重化
計算機システムは高信頼性の要求されるホストコンピュ
ータや他の各種電子装置に適用されるものであり、この
２重化計算機システムには、マスタＣＰＵ２１、スレー
ブＣＰＵ２２、比較回路２３、ＯＲゲート２４，２５、
比較エラーフラグレジスタ２６、タイムアウトエラーフ
ラグレジスタ２７、ＣＰＵ比較エラー診断フラグレジス
タ２８、強制リセット回路２９、ウォッチドッグタイマ
３０、システムバス３１が設けられている。

【００１３】マスタＣＰＵ２１およびスレーブＣＰＵ２
２は、それぞれマイクロプロセッサによって実現される
ものであり、システムバス３１からの入力ｅに応じて全
く同一の処理を実行する。マスタＣＰＵ２１およびスレ
ーブＣＰＵ２２の動作は、同一クロックＣＬＫに同期し
て実行される。マスタＣＰＵ２１からの出力ｇは、シス
テムの動作制御、データ転送、メモリアクセス等のため
にシステムバス３１に供給されると共に、比較回路２３
に供給される。

【００１４】一方、スレーブＣＰＵ２２の出力ｆは、シ
ステムバス３１には供給されず、比較回路２３にのみ供
給される。また、マスタＣＰＵ２１およびスレーブＣＰ
Ｕ２２は、それぞれ対応するリセット信号ｂ，ｃを受信
した際、予め決められた所定の状態に初期設定される。

【００１５】比較回路２３は、マスタＣＰＵ２１とスレ
ーブＣＰＵ２２の対応する出力をクロックＣＬＫのタイ
ミングで逐次比較し、不一致を検出した際に“１”レベ
ルの比較エラー信号ａを発生する。この比較エラー信号
ａは、ＯＲゲート２４，２５を介してリセット信号ｂ，
ｃとしてスレーブＣＰＵ２２，マスタＣＰＵ２１にそれ
ぞれ供給される。また、比較エラー信号ａは、比較エラ
ーフラグレジスタ２６に対して比較エラーフラグのセッ
ト信号として供給されると共に、図示しない周辺ＬＳＩ
にレジスタ類をリセットするための信号として供給され
る。

【００１６】ＯＲゲート２４にはシステムバス３１から
のリセット信号ｄと比較回路２３からの比較エラー信号
ａと強制リセット回路２９からの強制リセット信号ｋと
が入力され、その出力はＣＰＵリセット信号ｂとしてス
レーブＣＰＵ２２に供給される。リセット信号ｄは、例
えばシステムの電源投入時や所定のリセットスイッチが
投入された際に発生されるものである。また、強制リセ
ット信号ｋは、比較回路２３の動作を検査するためにス
レーブＣＰＵ２２を強制的に動作停止させるためのもの
であり、システムバス３１を介して強制リセット回路２
９にソフトウェア的にデータ“１”がセットされた時に
出力される。

【００１７】ＯＲゲート２５にはシステムバス３１から
のリセット信号ｄと比較回路２３からの比較エラー信号
ａが入力され、その出力はＣＰＵリセット信号ｂとして
マスタＣＰＵ２１に供給される。

【００１８】比較エラーフラグレジスタ２６は比較エラ
ーフラグを保持するためのものであり、比較エラー信号
ａに応答して比較エラーフラグが“１”にセットされ、
またシステムバス３１からのリセット信号ｄに応答して
比較エラーフラグが“０”にリセットされる。

【００１９】タイムアウトエラーフラグレジスタ２７は
タイムアウトエラーフラグを保持するためのものであ
り、タイムアウトエラーフラグは、スレーブＣＰＵ２２
を強制的に動作停止させてから一定時間経過した時にウ
ォチドックタイマ３０によって“１”にセットされる。
また、タイムアウトエラーフラグは、システムバス３１
からのリセット信号ｄに応答して“０”にリセットされ
る。

【００２０】比較回路診断フラグレジスタ２８は診断フ
ラグを保持するためのものであり、この診断フラグは比
較回路２３を検査する際にシステムバス３１からのデー
タによって“１”にセットされる。また、この診断フラ
グは、システムバス３１からのリセット信号ｄに応答し
て“０”にリセットされる。

【００２１】強制リセット回路２９は、スレーブＣＰＵ
２２を動作停止させるための強制リセット信号ｋを出力
するためのものであり、強制リセット信号ｋはシステム
バス３１からのデータによって“１”にセットされる。
また、この強制リセット信号ｋは、ウォチドックタイマ
３０のタイマ起動信号として利用される。強制リセット
信号ｋは、ＣＰＵ比較エラ−信号ａによって“０”にリ
セットされる。リセットパルスとしてスレーブＣＰＵ２
２に与えられる。強制リセット信号ｋが“１”の期間
中、スレーブＣＰＵ２２はリセット状態であり動作停止
されている。

【００２２】ウォチドックタイマ３０は、スレーブＣＰ
Ｕ２２を強制的に動作停止させてから一定時間経過した
時に時間切れとなり、タイムアウトエラーフラグを
“１”にセットすると共に、マスタＣＰＵ２１およびス
レーブＣＰＵ２２にそれぞれマスク不能割り込み信号を
供給する。

【００２３】この２重化計算機システムにおいては、比
較回路２３を検査するには、まず、比較回路診断フラグ
レジスタ２８の診断フラグを１”にセットする。次に、
ソウトウェア的に強制リセット信号ｋを“１”にセット
してやり、スレーブＣＰＵ２２を停止させておく。

【００２４】すると、強制リセット信号ｋのセットによ
り、スレーブＣＰＵ２２のみにリセットがかかる。とこ
ろが、マスタＣＰＵ２１は、通常動作しているので、マ
スタＣＰＵ２１の出力ｇとスレーブＣＰＵ２２の出力ｆ
は異なってしまい、比較回路２３は、ＣＰＵ比較エラ−
信号ａをオンとする。すると、マスタＣＰＵ２１および
スレーブＣＰＵ２２に同時にリセットがかかり、マスタ
ＣＰＵ２１およびスレーブＣＰＵ２２が同時に初期状態
から再スタートする。この場合、エラーフラグおよび診
断フラグがセットされているので、このリセットは、比
較回路２３のテストであり、回路が正常であることが判
明する。

【００２５】また、比較回路２３が正常でなく、マスタ
ＣＰＵ２１の出力ｇとスレーブＣＰＵ２２の出力ｆは異
っていても、ＣＰＵ比較エラ−信号ａがオンとならない
ような場合には、スレーブＣＰＵ２２はそのまま停止し
たままである。すると、一定時間後、ウォッチドッグタ
イマ３０が異常を検出して、各ＣＰＵにマスク不能割り
込みをかけてくるが、この場合、診断フラグがセットさ
れているので、マスタＣＰＵ２１は、比較回路２３の自
己診断が異常終了したことを知り、適当なエラー処理を
行なうことができる。

【００２６】また、比較エラーの通知を従来のような割
り込み信号ではなく、ハードウェアリセット信号によっ
て行なうように構成されている。ハードウェアリセット
信号ならば、たとえ、ＣＰＵが暴走しているような状況
においても、認知の状態に復帰させることができる。通
常のＣＰＵ比較動作を以下に説明する。

【００２７】電源投入後、リセット信号ｄにより、マス
タＣＰＵ２１、スレーブＣＰＵ２２、比較エラーフラグ
レジスタ２６、タイムアウトエラーフラグレジスタ２
７、比較回路診断フラグレジスタ２８がリセットされ
る。従来回路と同様に、マスタＣＰＵ２１とスレーブＣ
ＰＵ２２は、システムバス３１からの入力ｅを受けて、
動作クロックＣＬＫ単位で同じ動作をしている。そし
て、マスタＣＰＵ２１の出力ｇのみがシステムバス３１
に出力されている。

【００２８】マスタＣＰＵ２１の出力とスレーブＣＰＵ
２２の出力は比較回路２３により動作クロックＣＬＫ単
位で常に比較され、一致しなければ、比較エラー信号ａ
がオンとなる。この比較エラー信号ａは、従来では各Ｃ
ＰＵのマスク不能割り込み入力に接続されていたのであ
るが、この実施例では、ＯＲゲート２４，２５により各
ＣＰＵにリセットパルス信号として供給されているの
で、ＣＰＵ動作が異常であっても確実に、エラー処理に
状態を移すことができる。

【００２９】すなわち、マスタＣＰＵ２１およびスレー
ブＣＰＵ２２はリセット信号を受けとるとそれぞれ所定
の状態に初期設定され、その同一状態から再スタートさ
れるので、比較的軽度な障害発生の場合にはマスタＣＰ
Ｕ２１およびスレーブＣＰＵ２２の動作が同期し、以
降、正常に動作が継続される。

【００３０】また、比較エラー信号ａは、ＣＰＵだけで
なく、その他の周辺回路にも入力され、適当なレジスタ
類をリセットし、システムを認知の状態に復帰させるこ
とができる。また、同時に、比較エラー信号ａは、エラ
ーフラグをセットする。マスタＣＰＵ２１は、リセット
後に、この比較エラーフラグをチェックすることによ
り、直前のリセットが、電源投入等の通常のリセット
か、比較エラーによるリセットであるかを判断し、適格
なエラー処理を行なうことができる。

【００３１】図２には、マスタＣＰＵ２１とスレーブＣ
ＰＵ２２の接続関係の一例が示されている。ここでは、
スレーブＣＰＵ２２に比較回路２３が内蔵されている場
合が示されている。

【００３２】マスタＣＰＵ２１のコアユニット２１１と
スレーブＣＰＵ２２のコアユニット２２１は同一構成で
あり、コアユニット２１１からのアドレス出力ＡＤＤ
Ｒ、データ出力ＤＡＴＡＯＵＴ、制御信号出力ＣＯＮＴ
ＯＵＴはシステムバス３１に供給されると共に、スレー
ブＣＰＵ２２内蔵の比較回路２３に供給される。スレー
ブＣＰＵ２２のコアユニット２２１からのアドレス出力
ＡＤＤＲ、データ出力ＤＡＴＡＯＵＴ、制御信号出力Ｃ
ＯＮＴＯＵＴは、システムバス３１には供給されず、比
較回路２３にのみ供給される。システムバス３１からの
データ入力ＤＡＴＡＩＮおよび制御信号入力ＣＯＮＴＩ
Ｎは、コアユニット２１１および２２１に共通に供給さ
れる。

【００３３】比較回路２３は、コアユニット２１１およ
び２２１からの対応する出力同志、つまりコアユニット
２１１からのアドレス出力ＡＤＤＲとコアユニット２２
１からのアドレス出力ＡＤＤＲ、コアユニット２１１か
らのデータ出力ＤＡＴＡＯＵＴとコアユニット２２１か
らのデータ出力ＤＡＴＡＯＵＴ、およびコアユニット２
１１からの制御信号出力ＣＯＮＴＯＵＴとコアユニット
２２１からの制御信号出力ＣＯＮＴＯＵＴとをそれぞれ
比較し、いずれかに不一致が発生したときに比較エラー
信号ａを出力する。

【００３４】ここでは、入出力関係を明瞭にするために
データ出力ＤＡＴＡＯＵＴおよびデータ入力ＤＡＴＡＩ
Ｎを別けて説明したが、実際にはこれらは共通の双方向
バスによって実現されるものである。また、制御信号出
力ＣＯＮＴＯＵＴには各種ステータス信号が含まれるこ
とは持ち論である。次に、図３のフローチャートを参照
して、リセット信号受信時のＣＰＵの動作を説明する。

【００３５】マスタＣＰＵ２１およびスレーブＣＰＵ２
２にはリセット信号が共通に供給される。この場合、マ
スタＣＰＵ２１およびスレーブＣＰＵ２２はそのリセッ
トに応じて次のような動作を実行する。

【００３６】すなわち、マスタＣＰＵ２１およびスレー
ブＣＰＵ２２はそれぞれ比較エラーフラグをチェック
し、比較エラーフラグが“１”にセットされているか否
かを判断する（ステップＳ１１）。

【００３７】この場合、スレーブＣＰＵ２２の出力は実
際にはシステムバス３１に出力されないので、比較エラ
ーフラグのリードはマスタＣＰＵ２１によって実行され
ることになる。

【００３８】比較エラーフラグが“１”にセットされて
無い場合には、通常のリセットであるので、マスタＣＰ
Ｕ２１およびスレーブＣＰＵ２２はそれぞれシステムの
立ち上げ処理を行なうが、この場合には、まず、比較回
路２３の検査処理が実行される（ステップＳ１７，Ｓ１
８）。比較回路２３の検査処理では、まず、診断フラグ
が“１”にセットされ（ステップＳ１７）、次いでスレ
ーブＣＰＵ２２が強制リセット信号ｋによって強制リセ
ットされる（ステップＳ１８）。

【００３９】一方、ステップＳ１１で比較エラーフラグ
のセットが検出された場合には、診断フラグがチェック
される（ステップＳ１２）。診断フラグがセットされて
いる場合には、比較回路２３のテストが正常終了したも
のと判断され、通常処理が続行される（ステップＳ１
３，Ｓ１４）。また、診断フラグがセットされてない場
合には、ＣＰＵ比較エラーが発生したと判断され、適当
なエラー処理が実行される（ステップＳ１５，Ｓ１
６）。

【００４０】エラー処理は障害復旧やシステム停止等の
処理を行なうためのものであり、マスタＣＰＵ２１およ
びスレーブＣＰＵ２２はそれぞれ、まず、再実行可能か
否かを調べ、その結果に応じて復旧処理またはシステム
管理者に対するエラー通知を含むシステム停止処理を行
なう。復旧処理についてはチェックポイントリスタート
処理、ＣＰＵ縮退処理等の良く知られた種々の形態を利
用することができる。次に、図４のフローチャートを参
照して、割り込み信号入力時のＣＰＵ動作を説明する。

【００４１】マスク不能割り込みが入力されると、マス
タＣＰＵ２１およびスレーブＣＰＵ２２はそれぞれタイ
ムアウトエラーフラグをチェックし、タイムアウトエラ
ーフラグが“１”にセットされているか否かを判断する
（ステップＳ２１）。

【００４２】この場合、スレーブＣＰＵ２２の出力は実
際にはシステムバス３１に出力されないので、タイムア
ウトエラーフラグのリードはマスタＣＰＵ２１によって
実行されることになる。

【００４３】タイムアウトエラーフラグが“１”にセッ
トされている場合には、ウォッチドッグタイマ３０によ
るマスク不能割り込みであるので、比較回路２３に障害
が発生していると認識される（ステップＳ２３）。一
方、タイムアウトエラーフラグが“１”にセットされて
ない場合には、他の要因によるマスク不能割り込みであ
るので、その要因に対応する割り込み処理が実行される
（ステップＳ２２）。

【００４４】以上のように、この実施例の２重化計算機
システムにおいては、比較回路２３の動作を検査する際
には、診断フラグが“１”にセットされた後に、強制リ
セット回路２９によってスレーブＣＰＵ２２の動作が強
制的に停止される。この場合、比較回路２３が正常に動
作していればＣＰＵ出力の不一致が検出され、またＣＰ
Ｕ出力の不一致が検出されなければ、比較回路２３の動
作に支障が発生していると認識することができる。この
ため、スレーブＣＰＵ２２を動作停止させた状態での比
較回路出力を調べることにより、比較回路２３の動作を
検証することができる。したがって、比較回路２３の動
作を検証できるようなり、高信頼性を確保することが可
能となる。

【００４５】また、通常の運用状態において、マスタＣ
ＰＵ２１およびスレーブＣＰＵ２２のいずれかの動作に
障害が発生すると、比較回路２３によってＣＰＵ出力の
不一致が検出される。このＣＰＵ出力の不一致に応答し
てマスタＣＰＵ２１およびスレーブＣＰＵ２２にはそれ
ぞれリセット信号が供給され、マスタＣＰＵ２１および
スレーブＣＰＵ２２はそのリセット信号によって特定の
決められた状態に初期設定される。この結果、電源ノイ
ズ等による比較的軽度な障害については初期設定によっ
て容易に復旧することができる。

【００４６】さらに、一方のＣＰＵが暴走しているよう
な場合でも、リセット信号によってマスタＣＰＵ２１お
よびスレーブＣＰＵ２２を同一の状態から再動作させる
ことができる。さらに、ＣＰＵ出力の不一致が検出され
た場合にはエラーフラグがセットされる。したがって、
リセット信号に応答してそのエラーフラグを参照するこ
とにより、リセット信号の発生要因が、ＣＰＵ出力の不
一致によるものか通常のリセット信号によるものかを認
識でき、より確実にＣＰＵにエラー処理を実行させるこ
とができる。

【００４７】また、この実施例の２重化計算機システム
をホストとするオンラインシステムを構築した場合に
は、強制リセット回路２９にソウトウェア的にデータを
設定することにより、端末からオンラインで比較回路の
チェック処理を起動させることもできる。

【００４８】尚、この実施例では、各種フラグレジスタ
を外部に設けたが、リセットによって値の変化しないＣ
ＰＵ内部レジスタがあれば、それを利用することも可能
である。また、ここでは、ＣＰＵ比較エラーが発生した
場合、直ぐにマスタＣＰＵ２１およびスレーブＣＰＵ２
２をリセットしたが、通常は、マスク不能割り込みをか
けるようにし、マスタＣＰＵ２１およびスレーブＣＰＵ
２２の動作がどうしても同期しないような場合に、初め
て、リセットをかけるという構成にすることもできる。
さらに、エラー処理については専用のサービスプロセッ
サによって実現することも可能である。

【００４９】また、比較回路２３はパルス信号を出力す
るではなく、単にＣＰＵ出力が不一致の時に“１”、一
致したときに“０”となる信号を比較エラー信号ａとし
て出力することも可能である。この場合、マスタＣＰＵ
２１およびスレーブＣＰＵ２２は、比較エラー信号ａが
“１”の時に全ての動作を停止する（リセット状態）。
このとき、ＣＰＵ出力が一致するので、比較エラー信号
ａが“０”になり、マスタＣＰＵ２１およびスレーブＣ
ＰＵ２２はリセット状態が解除されて再スタートする。

【００５０】また、ここでは、比較エラー信号ａが発生
されるまで強制リセット信号を“１”に保持したが、ス
レーブＣＰＵ２２を動作停止させることが肝要であるの
で、スレーブＣＰＵ２２をリセット状態に設定しなくて
も、例えば無限ループ処理等を利用してスレーブＣＰＵ
２２をウエイト状態に設定したり、ＨＡＬＴ状態に設定
することによって代用することができる。さらに、マス
タＣＰＵ２１およびスレーブＣＰＵ２２を同一チップ上
に集積形成し、１つのマイクロプロセッサとして実現す
ることも可能である。

【００５１】

【発明の効果】以上のように、この発明によれば、ＣＰ
Ｕ出力の不一致が発生した際により確実にＣＰＵにエラ
ー処理を実行させることが可能となり、十分に信頼性の
高い２重化計算機システムを実現できる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る２重化計算機システ
ムの構成を示すブロック図。

【図２】図１の２重化計算機システムにおけるマスタＣ
ＰＵとスレーブＣＰＵの具体的な接続関係を示す図。

【図３】図１の２重化計算機システムにおけるリセット
信号受信時のＣＰＵ動作を説明するフローチャート。

【図４】図１の２重化計算機システムにおける割り込み
信号受信時のＣＰＵ動作を説明するフローチャート。

【図５】従来の２重化計算機システムの構成を示すブロ
ック図。

【符号の説明】

２１…マスタＣＰＵ，２２…スレーブＣＰＵ、２３…比
較回路、２６…比較エラーフラグレジスタ、２７…タイ
ムアウトエラーフラグレジスタ、２８…比較回路診断フ
ラグレジスタ、２９…強制リセット回路、３０…ウォッ
チドッグタイマ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/16 - 11/20 G06F 11/22 - 11/26 G06F 15/16 - 15/177

Claims

(57)【特許請求の範囲】

【請求項１】互いに同一処理を実行するマスタＣＰＵ
およびスレーブＣＰＵと、これらマスタＣＰＵおよびスレーブＣＰＵの出力を比較
し、ＣＰＵ出力の不一致を検出する比較回路と、システムバスに接続され、前記比較回路の動作を検査す
る動作検証モード時に前記システムバスからのデータに
よって前記動作検証モードであることを示す診断フラグ
がセットされる第１のフラグレジスタと、前記比較回路が前記ＣＰＵ出力の不一致を検出した際に
エラーフラグがセットされる第２のフラグレジスタと、タイムアウトエラーフラグがセットされる第３のフラグ
レジスタと、タイマ起動信号が入力されてからの経過時間を計時し、
所定時間経過した後に前記タイムアウトエラーフラグを
前記第３のフラグレジスタにセットすると共に前記マス
タＣＰＵに割り込み信号を発生するタイマ手段と、システムバスに接続され、前記システムバスからのデー
タに応じて、前記スレーブＣＰＵを動作停止させると共
に、前記タイマ起動信号によって前記タイマ手段を起動
する強制停止手段と、前記比較回路によって前記ＣＰＵ出力の不一致が検出さ
れた場合、前記比較回路からの信号出力によって前記マ
スタＣＰＵおよびスレーブＣＰＵをリセットし、且つ前
記マスタＣＰＵに前記第１および第２のフラグレジスタ
の状態を参照させて、前記リセットが前記比較回路の動
作検証が正常に行われたことによるものであるか、通常
動作時にＣＰＵ出力の不一致が発生したことによるもの
であるかを、前記マスタＣＰＵに検出させる手段と、前記タイマ手段から割り込み信号が発生された時、前記
マスタＣＰＵに前記第１および第３のフラグレジスタの
状態を参照させて、前記比較回路に動作エラーが発生し
ていることを検出させる手段とを具備することを特徴と
する２重化計算機システム。