JPH0916535A - マルチプロセッサ計算機 - Google Patents

Abstract

(57)【要約】 【目的】 １モジュールに障害が発生しても動作するフ
ォールトトレラント性を有し、かつ構成が容易で高速動
作が必要ないマルチプロセッサ計算機を得る。 【構成】 異なる処理を行う複数のプロセッサと、これ
らプロセッサに接続されるシステムバスと、このシステ
ムバスに接続される主記憶と、システムバスに接続され
て入出力バスとのインタフェースをとる入出力インタフ
ェースとを１つのプロセッシングユニットとして、同一
の動作を行う複数のプロセッシングユニットと、このプ
ロセッシングユニットの外部にあって各入出力インタフ
ェースからの出力を比較して選択結果を入出力バスに出
力する入出力アダプタと、入出力バス経由で入出力アダ
プタとデータの授受を行う入出力装置を備えた。また更
に、入出力アダプタは、各入出力インタフェースからの
出力を多数決比較をして入出力バスに出力する入出力ア
ダプタとした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、多重化による高信頼
化マルチプロセッサにおいて、障害発生時に、システム
として処理を続行可能ならしめるフォールトトレラント
計算機に関するものである。

【０００２】

【従来の技術】フォールトトレラント計算機の分野にお
いて、計算機の信頼性を高める方法として、故障率の高
いモジュールを多重化し、あるモジュールが故障しても
残りのモジュールで正しい動作を行う方式が一般的にと
られている。この、多重化の範囲はＣＰＵ、メモリ、バ
スなどであり、これらに種々のエラーチェック機能を付
加して、高信頼化を行っている。

【０００３】従来例として、例えば、特開昭５８−１３
７０５４号では、プロセッシングボード、主記憶、入出
力制御装置が、通称ペア＆スペアとよばれる二重化され
た２枚のボードで構成され（プロセッシングユニットと
しては、全体で４個のプロセッサを必要とする）、完全
に同期動作を行う。各ボード内では、出力段の比較照合
を行い、一致しなければ、そのボードは故障したものと
みなし、外部バスへのアクセスをしない。故障したボー
ドの情報はスペア側に伝えられ、スペア側のみでシステ
ムは動作を実行し続けることができる。マルチプロセッ
サ構成は、上記プロセッシングユニット（ペア＆スペア
構成をとる４個のプロセッサの組）が複数台システムバ
ス上に接続することにより実現することができる。

【０００４】また、特開平４−２４１０３９号では、同
一プロセッシングボードに３つのプロセッサを実装し、
同一クロックで完全同期して動作する。該プロセッサの
うち、選択回路により選択された２つの出力をそれぞれ
外部に出力する。プロセッサからキャッシュメモリや外
部へのアクセス経路は、選択回路の判定結果に従って内
部バスのゲートの開閉することで決定される。マルチプ
ロセッサ構成は、上記プロセッシングボード（３つのプ
ロセッサを実相したボード）が複数台システムバス上に
接続することにより実現することができる。

【０００５】さらに、特開平２−２０２６３６号公報で
は、マルチプロセッサ構成ではなく、シングルプロセッ
サの構成であるが、ほぼ同一周波数のクロックで動作す
る３つのプロセッサを実装し、多数決をとるグローバル
メモリへのアクセスにて同期をとる。

【０００６】

【発明が解決しようとする課題】上記従来例において
は、マルチプロセッサ構成にした場合に、プロセッサ
間、およびプロセッサと主記憶間に比較回路や多数決回
路が存在し、処理の高速化に不向きであるという課題が
あった。また、プロセッサ間に比較照合回路をプロセッ
サ搭載基板より外部に設ける方式では、１つのＬＳＩに
複数の異なる動作をするプロセッサを実装したマイクロ
プロセッサを用いて冗長構成のマルチプロセッサを構築
するのは困難であるという課題があった。また、プロセ
ッサ間を接続するバスは、高速化のため、信号の振幅電
圧レベルの縮小化、高ビット幅化などが要求され、従来
例の方式では、オンラインで故障のユニットを交換する
際に、活線挿抜時のノイズの問題が顕著となるという課
題があった。一方、シングルプロセッサで主メモリへの
書き込み時に多数決をとる方式はあっても、外部入出力
装置とのインタフェースで多数決をとり、低速動作を図
ったものはない。また、シングルプロセッサの場合は、
自己診断に先立ちデータを退避しなければならず、時間
がかかるという課題もあった。

【０００７】この発明は、上記のような課題を解消する
ためになされたものであり、マルチプロセッサ内の１つ
のモジュールに障害が発生しても、計算機として動作し
続けるというフォールトトレラント性を有しつつ、高い
周波数で動作することを目的とする。

【０００８】

【課題を解決するための手段】この発明に係るマルチプ
ロセッサ計算機は、異なる処理を行う複数のプロセッサ
と、これらプロセッサに接続されるシステムバスと、こ
のシステムバスに接続される主記憶と、システムバスに
接続されて入出力バスとのインタフェースをとる入出力
インタフェースとを１つのプロセッシングユニットとし
て、同一の動作を行う複数のプロセッシングユニット
と、このプロセッシングユニットの外部にあって各入出
力インタフェースからの出力を比較して選択結果を入出
力バスに出力する入出力アダプタと、入出力バス経由で
入出力アダプタとデータの授受を行う入出力装置を備え
た。

【０００９】また更に、入出力アダプタは、各入出力イ
ンタフェースからの出力を多数決比較をして入出力バス
に出力する入出力アダプタとした。

【００１０】また更に、入出力アダプタと入出力装置を
それぞれ多重化した。

【００１１】また更に、あるプロセッシングユニットで
エラーが発生しても他のプロセッシングユニットは処理
を続行し、エラー回復後のプロセッシングユニットは、
他のプロセッシングユニットのデータをコピーするよう
にした。

【００１２】また更に、あるプロセッシングユニットで
エラーが発生すると、そのプロセッシングユニット中の
複数のプロセッサはそせぞれ自己診断を行ってエラーの
プロセッサを特定するようにし、エラー回復後は他のプ
ロセッシングユニットのデータをコピーするようにし
た。

【００１３】また更に、書き込み監視回路を備え、エラ
ー回復後のプロセッシングユニットが他のプロセッシン
グユニットのデータをコピー中に他のプロセッシングユ
ニットに書き込み動作があると、この書き込み情報をエ
ラー回復プロセッシングユニットに伝達して追加書き込
みするようにした。

【００１４】また更に、エラー監視回路を備え、入出力
アダプタが各入出力インタフェースからの出力を比較
し、比較が一致しない場合は更にエラー監視回路からの
エラー情報を調べて不検出側のプロセッサユニットの出
力を入出力バスに出力するようにした。

【００１５】

【作用】この発明に係るマルチプロセッサ計算機は、複
数のプロセッサによるプロセッサユニットの入出力動作
を比較し、比較一致がとれると、所定のプロセッシング
ユニットの出力を出力する。

【００１６】また更に、入出力アダプタは、各入出力イ
ンタフェースからの出力を多数決比較をして多数決論理
に従って入出力バスに出力する。

【００１７】また更に、入出力アダプタと入出力装置は
それぞれ多重化され、各入出力アダプタは、各入出力イ
ンタフェースからの出力をそれぞれ多数決比較をして多
数決論理に従って入出力バスに出力する。

【００１８】また更に、あるプロセッシングユニットで
エラーが発生しても他のプロセッシングユニットは処理
を続行し、エラー回復後には、そのプロセッシングユニ
ットは、他のエラーが発生しなかったプロセッシングユ
ニットのデータをコピーして処理が再開される。

【００１９】また更に、あるプロセッシングユニットで
エラーが発生すると、そのプロセッシングユニット中の
複数のプロセッサはそせぞれ自己診断を行ってエラーの
プロセッサが特定され、エラー回復後は他のプロセッシ
ングユニットの対応するプロセッサのデータをコピーし
て処理が再開される。

【００２０】また更に、エラー回復後のプロセッシング
ユニットが他のプロセッシングユニットのデータをコピ
ー中に他のプロセッシングユニットに書き込み動作があ
ると、この書き込み情報がエラー回復プロセッシングユ
ニットに伝達されて追加書き込みがされる。

【００２１】また更に、入出力アダプタが各入出力イン
タフェースからの出力を比較し、比較が一致しない場合
は更にエラー監視回路からのエラー情報を調べられて不
検出側のプロセッサユニットの出力情報がを入出力バス
に出力される。

【００２２】

【実施例】

実施例１．図１は、本発明の第１実施例に係る高信頼化
マルチプロセッサの全体構成を示すブロック図である。
また図２は、入力アダプタユニットの構成図、図３は入
出力インタフェースの構成図、図４はマルチプロセッサ
の瞬時故障時の回復動作の時間説明図、図５は同じく固
定故障時の回復動作の時間説明図である。

【００２３】このブロック図において、各プロセッシン
グユニット５１即ち５１−１、５１−２、５１−３にあ
る、複数の（本実施例では、４個の場合を示す）同一の
プロセッサ１ないし４が、即ち１−１、１−２、１−
３、１−４ないし４−１、４−２、４−３、４−４が、
システムバス３１、即ち３１−１、３１−２、３１−３
で結合される。各プロセッサ１ないし４は、システムバ
ス３１に接続される主記憶インタフェース２１（２１−
１、２１−２、２１−３以下同様に表現）および、主記
憶バス３２（３２−１、３２−２、３２−３）を介し
て、主記憶１１（１１−１、１１−２、１１−３）をア
クセスする。また、各プロセッサ１ないし４は、主記憶
１１上にある、同一のオペレーティングシステム（図示
せず）のもとで、各々異なる動作を行ない、密結合マル
チプロセッサ構成をとる。

【００２４】３つのプロセッシングユニット５１−１な
いし５１−３は、クロック回路１２−１ないし１２−３
の間を結合するクロック同期バス６２を用いて完全に同
期したクロック信号３３−１ないし３３−３により、全
く同一動作を行なう。システムバス３１−１ないし３１
−３にそれぞれ接続される入出力インタフェース２２−
１ないし２２−３は、入出力インタフェース信号６１−
１ないし６１−３を介して、二重化された入出力アダプ
タユニット５２−１ないし５２−２に接続される。２つ
の入出力アダプタユニット５２−１ないし５２−２は、
入出力インタフェース信号６１−１ないし６１−３の各
信号レベルで比較照合し、多数決の結果をそれぞれ入出
力バス６３−１ないし６３−２を介して入出力装置５３
−１ないし５３−２にアクセスする。

【００２５】次に上記構成のマルチプロセッサの入出力
装置への書き込み動作の説明をする。３個のプロセッシ
ングユニット５１は、入出力装置５３への書き込み動作
を行う時、書き込み先のアドレスと書き込みデータを送
出し、図２で表される入出力アダプタユニット５２にあ
る多数決回路部７４で比較照合される。多数決回路７４
自体はこの例ではビット対応で３入力１出力で少なくと
も２入力の状態が出力される素子群である。プロセッシ
ングユニット５１−１ないし５１−３のうち、入出力ア
ダプタユニット５２−１にて正しい動作であることが保
証された１つのプロセッシングユニットが選択され、こ
の選択されたプロセッシングユニットのアドレスとデー
タが、入出力バス６３−１を経由して、入出力装置５３
−１にデータが書き込まれる。

【００２６】同様に、プロセッシングユニット５１−１
ないし５１−３のうち、正しい動作であることが保証さ
れた１つのプロセッシングユニットのアドレスとデータ
が、入出力バス６３−２を経由して、入出力装置５３−
２に対して、入出力装置５３−１と同一データが書き込
まれる。なお、コンソールなど二重化されない入出力装
置は、入出力バス６３−１側にのみ接続される場合もあ
る。

【００２７】更に入出力装置からの読込み動作の説明を
する。３個のプロセッシングユニット５１は、入出力装
置５３から読込み動作を行う時、入出力アダプタユニッ
ト５２−１ないし５２−２に対して読み込み先のアドレ
スを送出し、入出力アダプタユニット５２−１ないし５
２−２にある多数決回路群７４で比較照合される。プロ
セッシングユニット５１のうち、入出力アダプタユニッ
ト５２−１にて正しく動作しているとして選択されたプ
ロセッシングユニットのアドレスが、入出力バス６３−
１を経由して、入出力装置５３−１に送出され、入出力
装置５３−１の該当データが入出力アダプタユニット５
２−１に返送される。

【００２８】同様に、プロセッシングユニット５１のう
ち、入出力アダプタユニット５２−２にて正しく動作し
ているとして選択されたプロセッシングユニットのアド
レスが、入出力バス６３−２を経由して、入出力装置５
３−２に送出され、入出力装置５３−２の該当データが
入出力アダプタユニット５２−１に返送される。この
時、入出力アダプタユニット５２−１および５２−２の
どちらがプロセッシングユニット５１−１ないし５１−
３に該当データを返送するかの選択は、電源投入時にど
ちらか一方に固定され、その後選択されている入出力ア
ダプタユニットにて障害が発生した場合、他方の入出力
アダプタユニットが選択され、処理を継続することがで
きる。このように、２つの入出力５３−１ないし５３−
２はともに同一データをそれぞれ入出力バス６３−１な
いし６３−２経由で、２つの入手力アダプタユニット５
２−１ないし５２−２にそれぞれ返送し、選択されたど
ちらか一方の入出力アダプタユニットからのデータが、
システムバス３１を経て各プロセッサに読み込まれる。

【００２９】次に、障害検出／切り離し動作を説明す
る。入出力アダプタユニット５２にて、多数決回路で一
致せず、誤動作していると判定されたプロセッシングユ
ニットは、入出力アダプタユニット５２における多数決
の対象から除外される。そしてシステム全体の処理の中
で影響の無い時に、故障原因を特定するための自己診断
処理と、復帰のための処理を実行し、自己診断の結果が
良好であり復旧可能と考えられる場合は、再度３つのプ
ロセッシングユニットによる同期動作に再開する。この
ようにして、１つのプロセッシングユニットが誤動作し
ても、システム全体としては正常動作が継続される。

【００３０】瞬時故障時の回復動作を説明する。図４
は、１つのプロセッサにおいて、一時的な故障、つまり
瞬時故障が発生した場合の、全プロセッサおよび入出力
アダプタユニット５２−１の回復動作を示した図であ
る。

【００３１】プロセッサ１−１ないし１−３は処理Ａ
を、プロセッサ２−１ないし２−３は処理Ｂを、プロセ
ッサ３−１ないし３−３は処理Ｃを、プロセッサ４−１
ないし４−３は処理Ｄを行ない、正常に動作していると
きに、プロセッサ２−１にて瞬時故障が発生したとす
る。本実施例において、障害は、入出力装置５３へのア
クセスの際に判れば良いという考え方から、入出力アダ
プタユニット５２−１にて、１つの入出力インタフェー
ス信号が他の２つの入出力インタフェース信号と異なっ
た時に障害発生が判明する。

【００３２】入出力アダプタ５２−１は、入出力インタ
フェース信号６１−１ないし６１−３の対応する各信号
ごとの多数決を行ない、故障したプロセッシングユニッ
トを特定し、このプロセッシングユニットを以後の多数
決の対象から切り離す。その後、故障したプロセッシン
グユニット５１−１にあるプロセッサ１−１ないし４−
１に対しては、割込待ちを指示する割り込みを送信し、
プロセッサ１−１ないし４−１の論理的な処理を停止さ
せる。一方、プロセッサ１−２ないし１−３に対して
は、障害の原因は何で、固定的な故障、つまり固定故障
か否かを認識する処理を行なう指示割り込みを送信す
る。

【００３３】プロセッサ１−２ないし１−３は、実行中
の処理Ａを一時中断する。また、プロセッサ１−１ない
し４−１に対して、自己診断を指示する割り込みを、入
出力アダプタユニット５２−１を経由して送出した後、
処理Ａを再開する。プロセッサ１−１ないし４−１は、
プロセッサ１−２ないし１−３からの自己診断指示に従
い、自己診断を行ない、診断終了後、各々プロセッサ１
−２ないし１−３に割り込みを送信する。固定故障の有
無、など診断結果は、入出力装置５３のディスクなどを
介して伝達する。

【００３４】瞬時故障の場合には、プロセッサ１−１な
いし４−１から図４のイで示すように、自己診断が正常
に終了したことを伝える割り込みを受けたプロセッサ１
−２ないし１−３は、入出力インタフェース２２−２な
いし２２−３、および入出力アダプタユニット５２−１
に対して、メモリコピー開始を指示する。メモリコピー
開始の指示を受けた入出力アダプタユニットは、プロセ
ッシングユニット５１−２ないし５１−３上にある主記
憶１１−２ないし１１−３の内容を読み出し、プロセッ
シングユニット５１−１上にある主記憶１１−１に書き
込む動作（以下メモリコピー動作と呼ぶ）を行なう。た
だし、メモリコピー動作中にもプロセッシングユニット
５１−２ないし５１−３は処理を続行しており、主記憶
１１−２ないし１１−３は、随時更新される可能性があ
る。そのため、メモリコピー開始の指示を受けた入出力
インタフェース２２−２ないし２２−３にある図３で表
される書き込み監視部７１は、主記憶１１−２ないし１
１−３への書き込み動作を監視し、書き込み動作があっ
た場合は、入出力インタフェース信号６１−２ないし６
１−３を経由して入出力アダプタユニット５２−１に主
記憶への書き込み情報を伝達する。入出力アダプタユニ
ットは、メモリコピー動作中に主記憶１１−２ないし１
１−３への書き込み情報を検出すると、そのつど入出力
インタフェース２２−１を経由して主記憶１１−１へ、
同一書き込み情報を転送する。この、入出力インタフェ
ース２２−２ないし２２−３における書き込み監視部７
１の監視機能と入出力アダプタユニット５２における主
記憶複写制御部７５の転送機能をメモリ監視機能と呼
ぶ。

【００３５】主記憶１１−２ないし１１−３の全領域に
対して、メモリコピー動作を終了した時、図４のロで示
されるように、プロセッサ１−２ないし１−３は、プロ
セッサ１−２ないし４−２、およびプロセッサ１−３な
いし４−３に対して、各プロセッサに内蔵されるキャッ
シュ（図示せず）のフラッシュおよびプロセッサの内部
レジスタ類（図示せず）すべてを主記憶の特定領域に退
避することを指示する割り込みを発行する。プロセッサ
１−２ないし４−２、およびプロセッサ１−３ないし４
−３が、キャッシュのフラッシュ、およびレジスタの退
避を行なう動作は、主記憶１１−２ないし１１−３への
書き込み動作であるから、メモリ監視機能により、主記
憶１１−１に対しても同一データが書き込まれ、レジス
タ類退避の処理が完了すると、主記憶１１−１ないし１
１−３の内容はすべて一致することになる。レジスタ類
の退避が終了したプロセッサ１−２ないし４−２、およ
びプロセッサ１−３ないし４−３は、入出力アダプタユ
ニットに対して、全プロセッサへの同期を指示する割り
込みを発行し、自らへの割り込みが発生するのを待つ。

【００３６】プロセッサ１−２ないし４−２、およびプ
ロセッサ１−３ないし４−３からの同期を指示する割り
込みを全て受け付け、かつ、メモリ監視機能の処理が完
了したと認識した入出力アダプタユニットは、図４のハ
で示すように、全プロセッサに対して再同期を指示する
割り込みを発行する。

【００３７】再同期を指示する割り込みを受けた全プロ
セッサは、メモリ監視機能を解除し、レジスタ類をロー
ドした後、中断していた処理を（プロセッサ１−１ない
し１−３は処理Ａを、プロセッサ２−１ないし２−３は
処理Ｂを、プロセッサ３−１ないし３−３は処理Ｃを、
プロセッサ４−１ないし４−３は処理Ｄを）再開する。

【００３８】以上の動作により、１つのプロセッシング
ユニットが誤動作（瞬時故障）しても、システム全体と
しては正常動作が遅れなく継続される。従来例のシング
ルプロセッサと外部比較回路の構成では、自己診断のま
えにデ−タを退避し、照合後に正常ユニットのデータを
コピーするという時間が必要になり所要時間が長くな
る。勿論１ユニット内のマルチプロセッシングもないの
で、動作も遅くなる。

【００３９】次に、固定故障時の回復動作を説明する。
図５は、１つのプロセッサにおいて、固定故障が発生し
た場合の、全プロセッサおよび入出力アダプタユニット
５２−１の回復動作を示した図である。

【００４０】プロセッサ１−１ないし１−３は処理Ａ
を、プロセッサ２−１ないし２−３は処理Ｂを、プロセ
ッサ３−１ないし３−３は処理Ｃを、プロセッサ４−１
ないし４−３は処理Ｄを行ない、正常に動作していると
きに、図５のニで示す時点でプロセッサ２−１にて瞬時
故障が発生したとする。障害は入出力装置５３へのアク
セスの際に判れば良いので、入出力アダプタユニット５
２−１にて、１つの入出力インタフェース信号が他の２
つの入出力インタフェース信号と異なった時に初めて障
害発生が判明する。

【００４１】入出力アダプタ５２−１は、入出力インタ
フェース信号６１−１ないし６１−３の対応する各信号
ごとの多数決を多数決回路７４で行ない、故障したプロ
セッシングユニットを特定し、このプロセッシングユニ
ットを以後の多数決の対象から切り離す。その後、故障
したプロセッシングユニット５１−１にあるプロセッサ
１−１ないし４−１に対しては、割込待ちを指示する割
り込みを送信し、プロセッサ１−１ないし４−１の論理
的な処理を停止させる。一方、プロセッサ１−２ないし
１−３に対しては、障害の原因は何で、固定的な故障、
つまり固定故障か否かを認識するための処理を行なうた
めの割り込みを送信する。

【００４２】プロセッサ１−２ないし１−３は、実行中
の処理Ａを一時中断し、プロセッサ１−１ないし４−１
に対して、自己診断を指示する割り込みを、入出力アダ
プタユニット５２−１を経由して送出した後、処理Ａを
再開する。プロセッサ１−１ないし４−１は、プロセッ
サ１−２ないし１−３からの自己診断指示に従い、自己
診断を行ない、診断終了後、各々プロセッサ１−２ない
し１−３に割り込みを送信する。診断結果は、入出力装
置５３のディスクなどを介して伝達する。プロセッサ１
−１ないし４−１から、図５のホの時点で自己診断が終
了したものの、プロセッサ２−１にて固定故障が発生し
たことを伝える割り込みを受けたプロセッサ１−２ない
し１−３は、プロセッサ２−１が固定故障状態であるこ
とを示すメッセージないしは表示を行なう。

【００４３】固定故障となったプロセッサ２−１は、プ
ロセッサ単位（プロセッサ２−１自身）またはプロセッ
シングユニット単位（プロセッシングユニット５１−
１）で、オンライン状態での修理／交換を行なう。交換
が終了すると、コンソール（図示せず）などから、図５
のヘの時点でプロセッサ１−２ないし１−３への割り込
みにより、メモリコピー動作を開始する。以下は、瞬時
故障時の回復動作と同様な動作を行なう。以上の動作に
より、１つのプロセッシングユニットが誤動作（固定故
障）しても、システム全体としては正常動作が継続され
る。

【００４４】実施例２．実施例１における多数決を行う
入出力アダプタユニット５２を一重化構成にして低コス
ト構成としてもよい。図６は本実施例のマルチプロセッ
サ計算機の構成を示すもので、入出力アダプタユニット
５２を簡略化することにより低コストで高信頼性を得る
ようにしたものである。マルチプロセッサ計算機の瞬時
故障時、固定故障時の回復動作は、実施例１と変わりが
ないので記述を省略する。

【００４５】実施例３．実施例１におけるプロセッシン
グユニット５１を２枚構成とし、入出力ユニット１５２
−１における比較回路部７６により、比較照合のみをお
こなうようにした例を説明する。図７はマルチプロセッ
サの全体構成図であり、図８は入出力アダプタユニット
の構成図である。図９は故障からの回復動作の時間説明
図である。

【００４６】２つの入出力アダプタユニット１５２−１
ないし１５２−２は、入出力インタフェース信号６１−
１ないし６１−２の各信号レベルを図８の比較回路部７
６で比較照合し、一致したならばそれぞれ入出力バス６
３−１ないし６３−２を介して入出力装置５３−１ない
し５３−２にアクセスする。一致しなかった場合は、プ
ロセッシングユニット５１−１ないし５１−２における
バスパリティ監視部７２（図３）にて検出したエラー情
報の有無を調べる。エラーがあると、非エラー側のデー
タを選択し出力する。一致せずしかもエラー情報が無い
場合は、どちらのプロセッシングユニットに故障が発生
したか分からないため、誤った出力を出さないためにシ
ステムダウンとする。

【００４７】次に障害検出と切り離し動作を説明する。
エラー情報（バスパリティエラー等）を調べて、どちら
かのプロセッシングユニットにエラーの発生したことが
分かると、システム全体の処理の中で影響の無い時に、
故障原因を特定するための自己診断処理と、復帰のため
の処理を実行し、自己診断の結果が良好であり復旧可能
と考えられる場合は、再度２つのプロセッシングユニッ
トによる同期動作に再開する。このようにして、１つの
プロセッシングユニットが誤動作しても、システム全体
としては正常動作が継続される。

【００４８】次に瞬時故障時の回復動作について説明す
る。図９は、１つのプロセッサにおいて、瞬時故障が発
生した場合の、全プロセッサおよび入出力アダプタユニ
ット１５２−１の回復動作を示した図である。入出力ア
ダプタユニット１５２−１は、入出力インタフェース信
号６１−１ないし６１−３の対応する各ビットつまり各
信号ごとの比較を行ない、不一致が生じると、全プロセ
ッサに対して、エラーの報告を指示する割り込みを送信
する。全プロセッサは、該割り込みを受けると、内部に
保持していたエラー情報を入出力装置５３のディスクな
どに書き込み、入出力アダプタユニット１５２−１に報
告完了の割り込みを送信する。報告完了を受け取った入
出力アダプタユニット１５２−１は、故障したプロセッ
シングユニットを特定し、このプロセッシングユニット
を以後の比較の対象から除外する。

【００４９】その後、故障したプロセッシングユニット
５１−１にあるプロセッサ１−１ないし４−１に対して
は、割込待ちを指示する割り込みを送信し、プロセッサ
１−１ないし４−１の論理的な処理を停止させる。一
方、プロセッサ１−２に対しては、障害の原因は何で、
固定故障か否かを認識するための処理を行なうことを指
示する割り込みを送信する。プロセッサ１−２は、実行
中の処理Ａを一時中断し、プロセッサ１−１ないし４−
１に対して、自己診断を指示する割り込みを、入出力ア
ダプタユニット１５２−１を経由して送出した後、処理
Ａを再開する。以下は、実施例１と同様の動作を行う。
以上の動作により、１つのプロセッシングユニットが誤
動作（瞬時故障）しても、システム全体としては正常動
作が継続される。

【００５０】固定故障時の回復動作を説明する。固定故
障時の回復動作についても、上記瞬時故障と同様な方法
で自己診断を行い、あとは実施例１と同様な処理を行
う。

【００５１】

【発明の効果】以上のようにこの発明によれば、異なる
処理を行う複数のプロセッサを搭載したプロセッシング
ユニットを複数ユニット備え、同一の動作を行わせ、こ
れら複数のプロセッシングユニットの外部でプロセッサ
ユニットからの出力を比較し選択出力する入出力アダプ
タを備えたので、低速動作で信頼性の高いマルチプロセ
ッサが得られる効果がある。

【００５２】また更に、入出力アダプタは多数決比較を
して入出力バスに出力するようにしあたので、更に信頼
性の高いマルチプロセッサが得られる効果がある。

【００５３】また更に、入出力アダプタと入出力装置を
それぞれ多重化したので、更に信頼性の高いマルチプロ
セッサが得られる効果がある。

【００５４】また更に、あるユニットでエラーが発生し
ても他のプロセッシングユニットは処理を続行し、エラ
ー回復後のプロセッシングユニットはこれをコピーする
ようにしたので、信頼性が高く、しかも回復時間が短縮
される効果もある。

【００５５】また更に、あるユニットでエラーが発生す
ると、そのプロセッシングユニット中の複数のプロセッ
サはそせぞれ自己診断を行ってエラーのプロセッサを特
定するようにし、エラー回復後は他のプロセッシングユ
ニットのデータをコピーするようにしたので、瞬時故障
に対しては回復時間が短縮される効果もある。

【００５６】また更に、エラー回復後のプロセッシング
ユニットが他のプロセッシングユニットのデータをコピ
ー中に他のプロセッシングユニットに書き込み動作があ
ると、この書き込み情報をエラー回復プロセッシングユ
ニットに伝達して追加書き込みするので、正しい並列動
作が得られる効果がある。

【００５７】また更に、入出力アダプタが各入出力イン
タフェースからの出力を比較し、比較が一致しない場合
は更にエラー監視回路からのエラー情報を調べて正しい
出力をするようにしたので、小規模な回路で高い信頼性
が得られる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１の装置の全体構成を示す
ブロック図である。

【図２】 実施例１の入出力アダプタユニットの構成ブ
ロック図である。

【図３】 実施例１の入出力インタフェースの構成ブロ
ック図である。

【図４】 この発明の実施例１の装置の瞬時故障時の回
復動作を示すタイミングチャート図である。

【図５】 この発明の実施例１の装置の固定故障時の回
復動作を示すタイミングチャート図である。

【図６】 この発明の実施例２の装置の全体構成を示す
ブロック図である。

【図７】 この発明の実施例３の装置の全体構成を示す
ブロック図である。

【図８】 実施例３の入出力アダプタユニットの構成ブ
ロック図である。

【図９】 この発明の実施例３の装置の瞬時故障時の回
復動作を示すタイミングチャート図である。

【符号の説明】

１−１，２−１，３−１，４−１，１−２，２−２，３
−２，４−２，１−３，２−３，３−３，４−３ プロ
セッサ、１１−１，１１−２，１１−３ 主記憶、１２
−１，１２−２，１２−３ クロック回路，２１−１，
２１−２，２１−３ 主記憶インタフェース、２２，２
２−１，２２−２，２２−３ 入出力インタフェース、
３１，３１−１，３１−２，３１−３ システムバス、
３２−１，３２−２，３２−３ 主記憶バス、３３−
１，３３−２，３３−３ クロック信号，５１−１，５
１−２，５１−３ プロセッシングユニット、５２，５
２−１，５２−２ 入出力アダプタユニット、５３−
１，５３−２ 入出力装置、６１，６１−１，６１−
２，６１−３ 入出力インタフェース信号、６２ クロ
ック同期バス、６３，６３−１，６３−２ 入出力バ
ス、７１ 書き込み監視部、７２ バスパリティ監視
部、７３ バッファ、７４ 多数決回路、７５ 主記憶
複写制御部、７６ 比較回路、１５２−１，１５２−２
入出力アダプタユニット。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 異なる処理を行う複数のプロセッサと、
   該プロセッサに接続されるシステムバスと、該システム
   バスに接続される主記憶と、上記システムバスに接続さ
   れて入出力バスとのインタフェースをとる入出力インタ
   フェースとを１つのプロセッシングユニットとして、同
   一の動作を行う複数の上記プロセッシングユニットと、 上記プロセッシングユニットの外部にあり、上記各入出
   力インタフェースからの出力を比較して選択結果を入出
   力バスに出力する入出力アダプタと、 上記入出力バス経由で上記入出力アダプタとデータの授
   受を行う入出力装置を備えたマルチプロセッサ計算機。
2. 【請求項２】 また更に、入出力アダプタは、各入出力
   インタフェースからの出力を多数決比較をして入出力バ
   スに出力するようにしたことを特徴とする請求項１記載
   のマルチプロセッサ計算機。
3. 【請求項３】 また更に、入出力アダプタと入出力装置
   を多重化したことを特徴とする請求項１または請求項２
   記載のマルチプロセッサ計算機。
4. 【請求項４】 また更に、あるプロセッシングユニット
   でエラーが発生しても他のプロセッシングユニットは処
   理を続行し、エラー回復後のプロセッシングユニットは
   上記他のプロセッシングユニットのデータをコピーする
   ようにしたことを特徴とする請求項１または請求項２記
   載のマルチプロセッサ計算機。
5. 【請求項５】 また更に、あるプロセッシングユニット
   でエラーが発生すると、該プロセッシングユニット中の
   複数のプロセッサはそせぞれ自己診断を行ってエラーの
   プロセッサを特定するようにし、エラー回復後は他のプ
   ロセッシングユニットのデータをコピーするようにした
   ことを特徴とする請求項１または請求項２記載のマルチ
   プロセッサ計算機。
6. 【請求項６】 また更に、書き込み監視回路を備え、エ
   ラー回復後のプロセッシングユニットが他のプロセッシ
   ングユニットのデータをコピー中に他のプロセッシング
   ユニットに書き込み動作があると、該書き込み情報をエ
   ラー回復プロセッシングユニットに伝達して追加書き込
   みするするようにしたことを特徴とする請求項４または
   請求項５記載のマルチプロセッサ計算機。
7. 【請求項７】 また更に、エラー監視回路を備え、入出
   力アダプタが各入出力インタフェースからの出力を比較
   し、比較が一致しない場合は更に上記エラー監視回路か
   らのエラー不検出側のプロセッサユニットの出力を入出
   力バスに出力するようにしたことを特徴とする請求項１
   記載のマルチプロセッサ計算機。