JPH04241039A

JPH04241039A - ベーシックプロセッシングユニット及び高信頼化コンピュータシステム

Info

Publication number: JPH04241039A
Application number: JP3007519A
Authority: JP
Inventors: Nobuyasu Kanekawa; 信康金川; Shinichiro Yamaguchi; 伸一朗山口; Yoshiki Kobayashi; 芳樹小林; Takeshi Miyao; 健宮尾; Manabu Araoka; 学荒岡; Tomoaki Nakamura; 智明中村; Masayuki Tanji; 雅行丹治; Shigenori Kaneko; 茂則金子; Koji Masui; 晃二桝井; Saburo Iijima; 三朗飯島
Original assignee: Hitachi Ltd; Hitachi Process Computer Engineering Inc
Current assignee: Hitachi Ltd; Hitachi Information and Control Systems Inc
Priority date: 1991-01-25
Filing date: 1991-01-25
Publication date: 1992-08-28
Anticipated expiration: 2017-02-12
Also published as: JP3255934B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高信頼化コンピュータシ
ステムにかかり、特に障害発生時に運転継続できること
は勿論、その後の復旧についても考慮された構成を有す
る高信頼化コンピュータシステムに関する。

【０００２】

【従来の技術】例えば交通管制システムや、金融、証券
システムは情報化社会の浸透に伴い、社会生活の根幹を
占めるようになってきており、これらに使用されるコン
ピュータシステムは障害が発生しないように工夫される
とともに、仮に障害が発生したとしてもデータの一貫性
を保持したまま処理を続行するように構成される必要が
ある。

【０００３】これらの要求に応えるため、従来より、障
害許容コンピュータもしくは、耐故障、耐欠陥コンピュ
ータシステムが種々提案されており、障害が発生しても
データ処理を継続できるように同じ機能を有する複数の
システムないし、部品で構成し、各部で冗長性を持たせ
ることにより障害の発生したシステムないし部品を検出
し、切離すことにより残りの構成でデータ処理を続行で
きるように構成されている。

【０００４】具体的な従来例として、米国特許第４６５
４８５７　号は、通称ペアアンドスペア法と呼ばれる方
式を採用し、自己診断機能のあるメモリ、プロセッサ、
入出力制御装置などからなるプロセッサボード２枚を１
組にして動作する。どのプロセッサボードも内部には２
個のマイクロプロセッサを持ち、マイクロプロセッサの
出力を照合し、不一致の場合はボード故障と見なすこと
により、障害を検出している。また、プロセッサボード
からバスにだされた出力はもう一方のプロセッサボード
とバスクロック毎に照合、同期するロックステップ方式
を採用しており、片方のプロセッサボードで障害が発生
してもそのバスクロック内で検出し、切り離し処理が行
われ、正常なプロセッサボードの出力のみが使用される
。

【０００５】また、特開昭５９−１６０８９９号では、
米国特許第４６５４８５７　号と同様に二重のシステム
バスの夫々に接続され、その内部に２つのプロセッサを
有する２つのプロセッサボードを有し、その同期化のた
めにキャッシュメモリに着目し、キャッシュメモリから
主記憶装置へのフラッシュ動作をＯＳ制御の下で行うこ
とにより、ロックステップ動作による性能制限を避けて
いる。そして、プロセッサボード内の２個のマイクロプ
ロセッサの照合により障害が検出された場合、前回のフ
ラッシュポイントから代替プロセッサボードで処理を再
実行する。

【０００６】上記システムではプロセッサボード上の２
台と別のプロセッサボード上の２台の計４台のマイクロ
プロセッサを使用するが、特開平１−２５８０５７　号
では、三重冗長系ＴＭＲ（Ｔｒｉｐｌｅ　Ｍｏｄｕｌａ
ｒ　Ｒｅｄｕｎｄａｎｃｙ）技法を採用し、プロセッサ
３台の出力結果を多数決回路を介して二重化システムバ
スに出力する。

【０００７】

【発明が解決しようとする課題】上記従来例は、一つの
プロセッサボード上に何台のプロセッサを配置するかと
言ったことは別にして、いずれの場合も３台乃至４台の
プロセッサを使用するシステムであり、そのいずれかの
プロセッサに障害を発生したときにはこのプロセッサを
切り離して２台運転にシステムを縮小し、その後新たな
別の１台または２台のプロセッサを組み込んで元のシス
テム構成に再構成されるものである。

【０００８】これらのシステムでは障害発生前のプロセ
ッサの組と、復旧後のプロセッサの組とは全く相違する
。つまり、前２者の従来例では当初Ａ，Ｂ，Ｃ，Ｄの４
つのプロセッサで運転していたとすると、復旧後のプロ
セッサ構成はＥ，Ｆ，Ｃ，Ｄにて運転されることになる
。また最後の従来例では当初Ａ，Ｂ，Ｃのものが、Ｄ，
Ｂ，Ｃとなる。このため、従来例のものではそのシステ
ムを構成する他のプロセッサとの間での特別な接続、切
離しハードウエア、同期機構が必要である。また、プロ
セッサあるいはプロセッサボードは徐々にバージョンア
ップされ、あるいはレビジョンされるのが通例であるが
、システムの一部であるプロセッサあるいはプロセッサ
ボードを交換する上記従来例では復旧後の新旧プロセッ
サ間のミスマッチを防ぐための十分な事前対応が不可欠
である。また、プロセッサボードを交換するものでは常
に高価な交換ボードを準備しておく必要がある。さらに
、プロセッサ間での同期化が困難である。

【０００９】以上のことから本発明においては、障害発
生時に運転継続できることは勿論、その後の復旧につい
ても考慮された構成を有する高信頼化コンピュータシス
テムを提供することを目的とする。

【００１０】また本発明の他の目的は、同期の高速化が
可能な高信頼化コンピュータシステムを提供することに
ある。

【００１１】また本発明の他の目的は、システムを停止
することなくハードウェアボードを交換することのでき
る高信頼化コンピュータシステムを提供することにある
。

【００１２】本発明の他の目的は、システムの性能を低
下することなくハードウェアボードを交換することので
きる高信頼化コンピュータシステムを提供することにあ
る。なお、本発明のほかの目的は、明細書の以下の説明
から明確にされる。

【００１３】

【課題を解決するための手段】本発明は、上記目的を達
成するために一つのハードウェアボード上に複数のプロ
セッサで構成されるプロセッサシステムを搭載し、ハー
ドウェアボード自体にフォールトトレランス機能を持た
せたものである。

【００１４】また、本発明は一つのハードウェアボード
上の複数のプロセッサをクロック同期させたものである
。

【００１５】また、本発明はその内部に障害が発生した
ときにはハードウェアボード自体を別のハードウェアボ
ードに交換する。

【００１６】また、本発明はその内部に障害が発生した
ときにはそのプロセッサを切離し残りのプロセッサによ
り運転継続する。

【００１７】

【作用】本発明では、一つのハードウェアボード上に複
数のプロセッサで構成されるプロセッサシステムを搭載
し、ハードウェアボード自体にフォールトトレランス機
能を持たせプロセッサボード自体を交換してしまうこと
にしたので、プロセッサ組替えに伴う必要なハード、ソ
フトが不要であり、復旧も考慮したシステム構成とでき
る。

【００１８】本発明では、一つのハードウェアボード上
の複数のプロセッサをクロック同期させたので配線が短
距離で良く同期の高速化が達成できる。

【００１９】本発明では、その内部に障害が発生したと
きにはハードウェアボード自体を別のハードウェアボー
ドに瞬時に交換するのでシステムを停止することがない
。

【００２０】本発明では、その内部に障害が発生したと
きにはそのプロセッサを停止し残りのプロセッサにより
運転継続するのでシステムの性能を低下することなくハ
ードウェアボードを交換することができる。

【００２１】

【実施例】以下本発明について詳細に説明するが、本明
細書での説明はその理解を容易にするために以下の項目
に分けて行う。

【００２２】Ｉ　．システムの概略全体構成ＩＩ　．Ｂ
ＰＵ２の構成ＩＩＩ．異常検出手法ＩＶ　．異常時の構成変更制御Ｖ　．内部バス接続時の信号処理ＶＩ　．異常発生後の復旧策ＶＩＩ．各部回路の代案変形例Ｉ　．システムの概略全体構成図１に本発明のフォルトトレーラントシステムの概略全
体構成を示す。このシステムは２組のシステムバス１−
１と１−２を有しており、このバス上には一つまたは複
数のベーシックプロセッシングユニット（以下単にＢＰ
Ｕという）２−１，２−２……２−ｎがシステムバス１
−１と１−２に夫々接続されている。またシステムバス
１−１には主記憶装置３−１が、１−２には主記憶装置
３−２が夫々個別に接続され、入出力装置（以下単にＩ
ＯＵという）４−１，４−２が夫々システムバスの何れ
にも接続される。主記憶装置３及びＩＯＵ４は、夫々２
台を一組として使用され、図１の例では各一組ずつ使用
する例を示しているが、これはシステムの拡張に応じて
適宜組数を増加して使用することができる。図示のｎ組
のＢＰＵは、通常は夫々別の処理を実行しているが、何
れも同じ構成とされているのでここでの説明は特に必要
のないかぎりＢＰＵ２−１を例にとってその構成及び作
用について説明する。

【００２３】ＢＰＵ２は、複数のマイクロプロセッシン
グユニット２０（以下単にＭＰＵという。図の例では３
台）、複数のＭＰＵ出力チェック回路２３（図の例では
３台）、３ステートバッファ回路２９等、複数のキャッ
シュメモリ２２０，２２１，複数のバスインターフェイ
ス回路２７（以下単にＢＩＵという）等を主要な構成要
件としている。ここで図１回路の概略の動作を説明して
おくと、３台のＭＰＵ２０により演算が実行され、この
ＭＰＵの出力がチェック回路２３においてチェックされ
、正常と判断された２つのＭＰＵの出力が夫々バスイン
ターフェイス回路２７を介して２組のシステムバス１、
あるいは２組のキャッシュメモリ２２０，２２１に夫々
出力される。ＭＰＵの１つに異常が発見された場合、こ
のＭＰＵは除外されて残りの２つの正常なＭＰＵにより
その出力が夫々バスインターフェイス回路２７を介して
２組のシステムバス１に、あるいは２組のキャッシュメ
モリ２２０，２２１に夫々出力される。３台のＭＰＵ２
０の一部に異常が発見された後は、適宜のタイミングで
３台のＭＰＵ２０が全く別の新たな３台のＭＰＵ２０に
切替られて演算を実行する。

【００２４】ＩＩ．ＢＰＵ２の構成ＢＰＵ２のより詳細な構成は図２に示されている。なお
後述するように、ＢＰＵは一枚のプリント板上に図示の
機能を搭載されるのが良い。

【００２５】図２において、３台のＭＰＵ２０−１，２
０−２，２０−３は図示せぬクロックにより同期演算が
実行され、その結果がアドレスラインＡとデータライン
Ｄに夫々出力される。ＭＰＵ２０−１，２０−２，２０
−３のアドレスラインＡ上のアドレスとデータラインＤ
上のデータには、パリティ生成／検査照合回路１０乃至
１５から適宜のパリティ信号が付与されてＭＰＵ出力チ
ェック回路２３に与えられる。ＭＰＵ出力チェック回路
２３は、ＭＰＵＡ（２０−１）からの出力（パリティ信
号が付与されたアドレス、データ）とＭＰＵＢ（２０−
２）からの出力とを比較する第１のチェック回路ＣＨＫ
ＡＢ（２３−１）と、ＭＰＵＡ（２０−１）からの出力
とＭＰＵＣ（２０−３）からの出力とを比較する第２の
チェック回路ＣＨＫＣＡ（２３−２）と、ＭＰＵＢ（２
０−２）からの出力とＭＰＵＣ（２０−３）からの出力
とを比較する第３のチェック回路ＣＨＫＢＣ（２３−３
）と、３つのチェック回路ＣＨＫからの比較結果に応じ
てＭＰＵのいずれの故障であるかを特定するエラーチェ
ック回路２３４、２３５から構成される。このＭＰＵ出
力チェック回路２３はいわゆる多数決回路であり、この
判定結果に応じて３ステートバッファ回路２００，２０
１，２０３，２０４，２９の開閉状態が制御される。こ
の判定結果と３ステートバッファ回路の状態の関係につ
いては後述するが、要するに異常と判定されたＭＰＵを
以後使用せず、正常とされたＭＰＵの出力を２つのキャ
ッシュメモリ２２０，２２１に与えて２重系として運用
するものである。なお、以下の説明においては３ステー
トバッファ回路のイネーブル状態を単に開状態と称し、
ディセーブル状態を閉状態ということにする。

【００２６】３ステートバッファ回路２００，２０１，
２０３，２０４を介して得られたアドレス、データは２
つのキャッシュメモリ２２０、２２１に夫々与えられ、
その際パリティチェック回路２５０においてパリティ生
成／検査照合回路１０乃至１５で付与したパリティのチ
ェックが行われる。またＭＰＵ出力は、同期回路２９０
，２９１において２つのＭＰＵ出力の同期が図られ、バ
スインターフェイスユニットＢＩＵを介してシステムバ
スに送出される。その際パリティチェック回路３０，３
１においてパリティ生成／検査照合回路１０乃至１５で
付与したパリティのチェックが行われる。以上の構成は
、ＭＰＵからのライトアクセスを主体に述べたものであ
るが、このようにＭＰＵからのライトアクセスのときは
ＭＰＵ出力チェック回路２３とパリティチェック回路３
０，３１においてチェックが行われる。

【００２７】これに対し、キャッシュリードアクセス時
は、各キャッシュメモリ２２０，２２１，３ステートバ
ッファ回路２０２，２０５、ＭＰＵのルートで信号伝送
が行われ、この場合にはパリティ生成／検査照合回路１
０乃至１５でキャッシュメモリからのアドレス、データ
のチェックが行われる。なお、２６，２７も３ステート
バッファ回路であり、キャッシュリードアクセス時にパ
リティ生成／検査照合回路１０乃至１５でのアドレス、
データのチェック結果に応じて開閉状態が制御される。

【００２８】図２の構成から明らかなように、本発明の
ＢＰＵシステムでは少なくとも３台のＭＰＵと、多数決
回路による異常ＭＰＵ検出回路と、二重化されたキャッ
シュメモリと、二重化された出力回路部分とを有する。

【００２９】ＩＩＩ．異常検出手法図２のＢＰＵ内部には、その異常検出部としてＭＰＵ出
力チェック回路２３と、多くのパリティチェック回路を
採用している。この項では、これらの異常検出手法につ
いて説明する。

【００３０】《ＭＰＵ出力回路による異常検出》このう
ち、ＭＰＵ出力チェック部分について図３に示す。図３
において第１のチェック回路ＣＨＫＡＢの出力をＡＢ、
第２のチェック回路ＣＨＫＣＡの出力をＣＡ、第３のチ
ェック回路ＣＨＫＢＣの出力をＢＣ、エラーチェック回
路２３１の出力を夫々Ａｇ，Ｃｇ，２９ｇとして、３つ
のチェック回路の出力とそのときの３ステートバッファ
回路の開閉状態との関係について説明する。なお、この
図においてＣは図２では記述しない制御線である。

【００３１】まず、第１乃至第３のチェック回路ＣＨＫ
は、その夫々の２組の入力（アドレス，データ，制御信
号）を得て、第１のチェック回路ＣＨＫＡＢはＭＰＵＡ
の出力とＭＰＵＢの出力との比較結果ＡＢを、第２のチ
ェック回路ＣＨＫＣＡはＭＰＵＡの出力とＭＰＵＣの出
力との比較結果ＣＡを、第３のチェック回路ＣＨＫＢＣ
はＭＰＵＢの出力とＭＰＵＣの出力との比較結果ＢＣを
出力する。この比較結果は一致するか、しないかのいず
れかの状態信号である。

【００３２】エラーチェック回路２３１は、３つのチェ
ック回路ＣＨＫの出力ＡＢ，ＢＣ，ＣＡから、（１），
（２），（３）式に従いＭＰＵＡ，ＭＰＵＢ，ＭＰＵＣ
の正常を表す出力Ａｇ，Ｂｇ，Ｃｇを得る。なお、図２
，図３においてエラーチェック回路は二重化されている
。

【００３３】　　Ａｇ＝「ＡＢ・「ＣＡ＋「ＡＢ・ＢＣ・ＣＡ＋ＡＢ
・ＢＣ・「ＣＡ……（１）　　Ｂｇ＝「ＡＢ・「ＢＣ＋
「ＡＢ・ＢＣ・ＣＡ＋ＡＢ・「ＢＣ・ＣＡ……（２）　
　Ｃｇ＝「ＢＣ・「ＣＡ＋ＡＢ・「ＢＣ・ＣＡ＋ＡＢ・
ＢＣ・「ＣＡ……（３）　　但し、ＡＢ：ＭＰＵＡとＭ
ＰＵＢの出力不一致の事象（２３−１で確認）　　　　
　　　　ＢＣ：ＭＰＵＢとＭＰＵＣの出力不一致の事象
（２３−３で確認）　　　　　　　　ＣＡ：ＭＰＵＡと
ＭＰＵＣの出力不一致の事象（２３−２で確認）　　　
　　　　　　　・：論理積（ＡＮＤ）　　　　　　　　
　　＋：論理和（ＯＲ）　　　　　　　　　　「：否定
（ＮＯＴ）（１），（２），（３）式演算の結果に応じ
て３ステートバッファ回路２００，２０１，２０４，２
０５，２９の開閉状態が制御されるが、この説明は次の
項で行う。

【００３４】表１は、３つのチェック回路ＣＨＫＡＢ，
ＣＨＫＢＣ，ＣＨＫＣＡの出力（一致、不一致）と、こ
のときの異常ＭＰＵの判定結果Ａｇ，Ｂｇ，Ｃｇと、そ
の結果としての３ステートバッファ回路の開閉状態を纏
めた表である。なお、表１中の判定結果の項において、
１はＭＰＵ正常、０は異常または不明を意味する。

【００３５】表２は表１の一致、不一致のチェック回路
出力を生じる原因として想定される事例の一部を述べた
ものであるが、（本発明は、異常の際にＢＰＵ内の回路
構成を如何に変更し運転継続させるかに主眼があり、異
常発生原因を特定することは本旨ではないので）ここで
の詳細説明を省略する。

【００３６】

【表１】

【００３７】

【表２】

【００３８】図３，図２，表１，表２を参照して説明し
たように、本発明においては、ＭＰＵ出力チェック回路
２３で以上の論理でＭＰＵの正常、異常を判断する。

【００３９】次に、ＢＰＵ内各部にその他の異常検出手
法として採用したパリティチェック回路による異常検出
手法について説明する。但し、パリティチェック回路自
体は周知であり任意のものが採用できるので回路につい
ての詳細説明を省略し、ここではパリティエラー検出し
たときの異常個所特定手法について説明する。

【００４０】図２に示すように、ライトアクセス時には
パリティ生成／検査照合回路１０乃至１５から適宜のパ
リティ信号が付与されてアドレスラインＡ、データライ
ンＤに情報送出され、この異常をパリティチェック回路
２５０，３０，３１にて検知する。またリードアクセス
時には、パリティ生成／検査照合回路１０乃至１５，パ
リティチェック回路２５０，３０，３１にて情報の異常
を検知する。これらのパリティチェックは基本的にアド
レスとデータに分けて個別に実施される。そしてアドレ
スについてみると、アドレス情報にパリティエラー検出
したときの異常個所はこのアドレス信号を送出している
バスマスタであり、図２の内部バスの使用権を与えるバ
スアービタ（図示していない）からのバスグラント信号
を監視することでバスマスタとなっている機器（ＭＰＵ
，キャッシュメモリ，ＢＩＵ）を特定することができる
。次にデータについてみると、ライトアクセス時にデー
タ情報のパリティエラー検出したときの異常個所はこの
データ信号を送出しているバスマスタである。バスマス
タの特定は、バスアービタのバスグラント信号監視によ
り行われる。最後に、リードアクセス時にデータ情報の
パリティエラー検出したときの異常個所はこのデータ信
号の出力元であり、この特定はこのデータに付属するア
ドレスが指し示しているデバイスをアドレスをデコード
することで特定できる。

【００４１】この異常個所特定の考え方を論理式にて示
すと以下のようになる。

【００４２】《パリティチェックによる異常検出》ＰＴ
ＹＧＥＮ／ＮＧ＝ＡＰＥ・ＭＰＵ／ＭＳＴ＋ＤＰＥ（Ｗ
Ｔ・ＭＰＵ／ＭＳＴ　　　　　　　　　　　　　　　　
　　＋ＲＤ・ＭＰＵ／ＳＮＤ）……（４）Ｃａｃｈ／Ｎ
Ｇ＝ＡＰＥ・Ｃａｃｈ／ＭＳＴ＋ＤＰＥ（ＷＴ・Ｃａｃ
ｈ／ＭＳＴ　　　　　　　　　　　　　　　　＋ＲＤ・
Ｃａｃｈ／ＳＮＤ）……（５）ＢＩＵ／ＮＧ＝ＡＰＥ・
ＢＩＵ／ＭＳＴ＋ＤＰＥ（ＷＴ・ＢＩＵ／ＭＳＴ　　　
　　　　　　　　　　　＋ＲＤ・ＢＩＵ／ＳＮＤ）……
（６）ＳＹＳＢＵＳ／ＮＧ＝ＢＩＵ／ＮＧ……（７）但
し、（４）乃至（７）式において、ＰＴＹＧＥＮ：パリティ生成／検査照合回路１０乃至１
５／ＮＧ：パリティ異常ＡＰＥ：アドレスパリティ異常・：論理積／ＭＳＴ：バスマスタ＋：論理和ＤＰＥ：データパリティ異常ＷＴ：バスマスタがデータ出力Ｃａｃｈ：キャッシュメモリＲＤ：バスマスタがデータ入力／ＳＮＤ：データ出力元ＩＶ．異常時の構成変更制御ＢＰＵ内の異常には、ＭＰＵからのライトアクセス時に
ＭＰＵ出力チェック回路で検知されるものと、ライトア
クセス時あるいはキャッシュリードアクセス時にパリテ
ィチェック回路で発見されるものとがある。

【００４３】〔ＭＰＵ出力チェック回路による異常検出
時の構成変更〕前記ＭＰＵ出力チェック回路２３のエラ
ーチェック回路２３１の出力Ａｇに応じて３ステートバ
ッファ回路２００，２０１が、Ｃｇに応じて２０３，２
０４が、２９ｇに応じて２９の開閉状態が、夫々表１の
ように制御される。なお、表１において、ＭＰＵ判定結
果Ａｇ＝１は２００，２０１開、Ａｇ＝０は２００，２
０１閉に基本的に対応し、Ｃｇ＝１は２０３，２０４開
、Ｃｇ＝０は２０３，２０４閉に基本的に対応するが、
Ｂｇと２９ｇは対応関係にはない。２９ｇ従って、２９
の開閉状態は、Ａｇ＝１かつＣｇ＝１のときに閉、Ａｇ
とＣｇのいずれかが１のときは０となった３ステートバ
ッファ回路に向かう方向の３ステートバッファ回路２９
のみが開放される。以下、表１の各ケースについて、図
４の系統構成を参照してより詳細に説明する。

【００４４】ケース１：全てのＭＰＵ出力が一致し、全
ＭＰＵ正常である。３ステートバッファ回路２００，２
０１，２０３，２０４が開状態、２９が閉状態とされ、
図４（ａ）のようにＭＰＵＡとキャッシュメモリ２２０
による系統と、ＭＰＵＣとキャッシュメモリ２２１によ
る系統とが独立して二重化運用される。

【００４５】ケース２：チェック回路ＣＨＫＣＡのみが
不一致出力を与えており、ＭＰＵＢのみが正常と判断さ
れる。図２に示すようにＭＰＵＢは他のＭＰＵの参照用
として使用され、キャッシュメモリに出力を与えるよう
に構成されていないので構成変更しての運転継続不可能
であり、この場合システムダウンとなる。

【００４６】ケース３：チェック回路ＣＨＫＢＣのみが
不一致出力を与えており、ＭＰＵＡのみが正常と判断さ
れる。この場合には３ステートバッファ回路２００，２
０１が開状態、２０３，２０４が閉状態、２９はキャッ
シュメモリ２２１方向への３ステートバッファ回路のみ
が開状態とされる。ＭＰＵＢとＭＰＵＣは停止され、図
４（ｂ）のようにＭＰＵＡのみによる単独系統による運
転とされる。キャッシュメモリ２２１方向への３ステー
トバッファ回路２９のみが開状態とされるのは、キャッ
シュメモリ記憶内容の同一性保持のためである。

【００４７】ケース４：チェック回路ＣＨＫＡＢのみが
一致出力を与えており、ＭＰＵＡとＭＰＵＢが正常と判
断される。この場合には３ステートバッファ回路２００
，２０１が開状態、２０３，２０４が閉状態、２９はキ
ャッシュメモリ２２１方向への３ステートバッファ回路
のみが開状態とされる。この場合にはＭＰＵＣを停止し
、図４（ｃ）のようにＭＰＵＡとＭＰＵＢで二重系を構
成して、ＭＰＵＢによりＭＰＵＡの出力を監視する二重
化運転とされる。キャッシュメモリ２２１方向への３ス
テートバッファ回路２９のみが開状態とされるのは、キ
ャッシュメモリ記憶内容の同一性保持のためである。

【００４８】ケース５：チェック回路ＣＨＫＡＢのみが
不一致出力を与えており、ＭＰＵＡとＭＰＵＢが異常、
ＭＰＵＡのみが正常と判断される。この場合には３ステ
ートバッファ回路２００，２０１が閉状態、２０３，２
０４が開状態、２９はキャッシュメモリ２２０方向への
３ステートバッファ回路のみが開状態とされる。この場
合にはＭＰＵＡとＭＰＵＢを停止し、図４（ｄ）のよう
にＭＰＵＣのみによる単独運転とされる。キャッシュメ
モリ２２０方向への３ステートバッファ回路２９のみが
開状態とされるのは、キャッシュメモリ記憶内容の同一
性保持のためである。

【００４９】ケース６：チェック回路ＣＨＫＢＣのみが
一致出力を与えており、ＭＰＵＣとＭＰＵＢが正常と判
断される。この場合には３ステートバッファ回路２００
，２０１が閉状態、２０３，２０４が開状態、２９はキ
ャッシュメモリ２２０方向への３ステートバッファ回路
のみが開状態とされる。この場合には基本的にケース４
と同様に運用される。

【００５０】ケース７：チェック回路ＣＨＫＣＡのみが
一致出力を与えており、ＭＰＵＣとＭＰＵＡが正常と判
断される。この場合には参照用ＭＰＵの異常なので、図
４（ｅ）ケース７のように、ＭＰＵＢのみを切離し、３
ステートバッファ回路は何等の変更もせずにＭＰＵＣと
ＭＰＵＡによる二重化運転を継続する。

【００５１】ケース８：いずれのチェック回路ＣＨＫも
不一致を検出しており、全ＭＰＵ異常であることから以
後の運転継続不可能である。

【００５２】以上のようにして、３台のＭＰＵとその周
辺回路（例えばパリティ生成／検査照合回路）の正常性
が確認され、適宜構成変更制御が実施されるが、この表
１はあくまでも照合結果の考え得る組合せを述べたにす
ぎず、実際問題としてはケース２から８の７つの異常事
象が同一確率で発生するわけではない。つまり、このう
ち単一故障のケースは４，６，７の３事例、二重故障は
２，３，５の３事例、三重故障は８のケースであり、良
く知られているように運転継続不能となるケース２、８
を含む多重故障の同時発生確率は単一故障に比べて極め
て低い。しかも、実際には単一故障が進展して多重故障
に至ることが殆どであり、従って単一故障の時点で何等
かの回復対策を施すことで事実上運転継続に支障のない
システム構成とすることができる。なお、本発明では仮
に二重故障が発生したとしても多くの場合に支障無く運
転継続可能であり、この意味においては非常に信頼性の
高いシステムであるといえる。

【００５３】なお、以上の異常事象発生の際に図２には
図示がないが、異常ＭＰＵを停止する信号がＭＰＵ出力
チェック回路２３から発生されてこれを停止し、あるい
は外部出力されて運転員に異常の発生を報知し、以後の
対策の必要性を報知せしめることは当然のこととして行
われる。

【００５４】〔パリティチェックによる異常検出時の構
成変更〕前記のＩＩＩ項で述べたようにして、ライトア
クセス時あるいはキャッシュリードアクセス時に、キャ
ッシュメモリ２２０，２２１，ＢＩＵ２７−１，２７−
２の異常個所が特定できる。次に各異常の時のＢＰＵ内
部の構成変更制御について説明する。なお、表３はキャ
ッシュリ−ドアクセス時の各部異常の際にキャッシュメ
モリ２２０，２２１，ＢＩＵ２７−１，２７−２，３ス
テートバッファ回路２９，２６，２７をどのように制御
するのかを一覧表にしたものである。

【００５５】

【表３】

【００５６】図５は各ケースの時の回路構成を図示した
ものであり、以下表３と図５を参照して説明する。図５
（ａ）は正常時の信号の流れを示している。この場合、
３ステートバッファ回路２９，２６は閉、２７は開とさ
れており、従ってＢＩＵ２７−１またはキャッシュメモ
リ２２０からの情報がＭＰＵＡ２０−１と、ＭＰＵＢ２
０−１に供給され、ＢＩＵ２７−２またはキャッシュメ
モリ２２１からの情報がＭＰＵＣ２０−３に供給される
。このように、通常はＢＩＵ２７−１、キャッシュメモ
リ２２０，ＭＰＵＡ２０−１，ＭＰＵＢ２０−１が一つ
の組を構成し、ＢＩＵ２７−２，キャッシュメモリ２２
１，ＭＰＵＣ２０−３が別の一組を構成するように運用
される。

【００５７】ケース１：キャッシュメモリ２２０の異常
である。図５（ｂ）のように、キャッシュメモリ２２０
の出力が停止され、３ステートバッファ回路２９はＭＰ
ＵＡ２０−１側への信号のみが通過するように制御され
、３ステートバッファ回路２６は開、２７は閉とされる
。これにより、全てのＭＰＵはキャッシュメモリ２２１
からの共通情報を受け取るように構成されて異常発見後
も運転継続される。なお、３ステートバッファ回路２６
を開、２７を閉のように正常状態から切替る理由は、論
理的にはキャッシュメモリ２２０の異常と特定していて
も、キャッシュメモリ２２０が接続された内部バスの異
常の可能性も否定できず、念のためにキャッシュメモリ
２２１側に切替るものである。もし、キャッシュメモリ
２２０が接続された内部バスの異常のときは、３ステー
トバッファ回路２９が一方向通信となっているためにＭ
ＰＵＣ側にはその影響が現れない。

【００５８】ケース２：キャッシュメモリ２２１の異常
である。図５（ｃ）のように、キャッシュメモリ２２１
の出力が停止され、３ステートバッファ回路２９はＭＰ
ＵＣ２０−３側への信号のみが通過するように制御され
、これにより全てのＭＰＵはキャッシュメモリ２２０か
らの共通情報を受取るように構成されて異常発見後も運
転継続される。

【００５９】ケース３，５：ＢＩＵ２７０あるいはその
接続されたシステムバス１−１側の異常である。図５（
ｄ），（ｅ）のように、ＢＩＵ２７０あるいはその接続
されたシステムバス１−１側を停止し、ケース１と同様
に運用する。

【００６０】以上のようにして、パリティエラーによる
異常検知されたときは構成変更とともに異常の旨、外部
報知される。

【００６１】以上詳細に述べたように、本発明によれば
ＢＰＵの内部に異常が発生したとしても、その回路構成
の一部を切離しあるいは情報の流れを変更することによ
って、正常時と同様に運転継続が可能である。このため
データ処理の途中で異常が発生した場合には、（１）切
りの良い時点または、修理保守時期まで当該ＢＰＵでの
動作を継続させ、（２）切りの良い時点または、修理保
守時期に当該ＢＰＵで実行していた処理を他の正常なＢ
ＰＵに引き継がせれば良い。

【００６２】この結果、異常発生時のチェックポイント
リスタートに備えてのバックアップ動作が不要となり、
処理性能を向上させることができる。

【００６３】Ｖ．内部バス接続時の信号処理以上説明し
たように、各部異常の際に内部バスの切替を３ステート
バッファ２９を用いて行うが、３ステートバッファ２９
の開閉操作は、通常の経路でのライトアクセスに比べて
切替に時間がかかり、しかもバス間で迂回するために時
間がかかる。この改善策としては、図６のように異常発
生時にのみリトライによりバスサイクルを延長するのが
バスサイクルの遅延を生じず有効である。

【００６４】つまり、異常が発見された（ステップＳ１
，Ｓ２）ときには、ステップＳ４においてリトライをさ
せる信号をアサートし、ステップＳ５において異常出力
の停止（異常ＭＰＵの切離し操作等）、正常出力の迂回
処理を実施した後で、ステップＳ６においてこのバスサ
イクルを終了させる信号をアサートして一連の処理を終
了する。なお、正常であるときにはステップＳ３におい
てこのバスサイクルを終了させる信号をアサートするの
みでよい。ＭＰＵにバスサイクルを終了させたり、リト
ライをさせたりするための信号線はＭＰＵの種類により
名称が異なるが、多くのＭＰＵではリトライ信号をＭＰ
Ｕに入力することでＭＰＵが自動的に実行する。表４に
代表的なＭＰＵの信号名を示す。

【００６５】

【表４】

【００６６】図７，図８は図６のリトライ方式をライト
アクセス時に採用したときの信号の流れを示したもので
あり、図７は正常時、図８は異常時を示す。同図におい
て、縦軸は時間の経過を示し、横軸はＭＰＵ出力がキャ
ッシュメモリに至るまでの各部回路を示している。通常
、ＭＰＵからはデータ信号に先立って、アドレス信号が
出力される。図７では、アドレス信号、データ信号がと
もに正常であるためにＭＰＵ出力チェック回路２３、パ
リティチェック回路２５０では正常と判断され、ＭＰＵ
には終了信号が返され、キャッシュメモリ２２０ではデ
ータを格納しバスサイクルが終了する。

【００６７】図８では、ＭＰＵＡが異常でアドレス信号
、データ信号がともにＭＰＵ出力チェック回路２３によ
り異常と判定され、各ＭＰＵに終了信号とともにリトラ
イ信号が返されリトライ動作に入る。リトライ動作時に
は３ステートバッファ２００，２０１を閉状態としてＭ
ＰＵＡから内部バスへの信号伝達を阻止し、３ステート
バッファ２９を一方向のみ開としてＭＰＵＣの出力信号
をキャッシュメモリ２５０にも供給する。その後、各Ｍ
ＰＵには終了信号が返され、動作が終了する。

【００６８】図９，図１０，図１１は図６のリトライ方
式をキャッシュリードアクセス時に採用したときの信号
の流れを示したものであり、図９は正常時、図１０はア
ドレス信号異常時、図１１はデータ信号異常時を夫々示
す。図９では、アドレス信号、データ信号がともに正常
であり異常が見られないために、ＭＰＵには終了信号が
返され、ＭＰＵはキャッシュメモリ２５０からのデータ
を格納してバスサイクルを終了する。図１０では、ＭＰ
ＵＡからのアドレス信号が他と一致せずに異常と判断さ
れ、各ＭＰＵに終了信号とともにリトライ信号が返され
リトライ動作に入る。リトライ動作時には３ステートバ
ッファ２０１を閉状態としてＭＰＵＡから内部バスへの
信号伝達を阻止し、３ステートバッファ２９を一方向の
み開としてＭＰＵＣのアドレス出力信号をキャッシュメ
モリ２２０に供給し、キャッシュメモリ２２０は与えら
れたアドレスに格納されているデータをＭＰＵＡとＭＰ
ＵＢに供給する。その後、各ＭＰＵに終了信号を返して
、リトライ動作が終了する。

【００６９】図１１では、キャッシュメモリ２２０から
のデータに異常があり、パリティ生成照合検査回路１０
，１２、パリティチェック回路２５０でのパリティチェ
ックにより各常と判断され、各ＭＰＵに終了信号ととも
にリトライ信号が返されリトライ動作に入る。リトライ
動作時にはキャッシュメモリ２２０の出力が阻止され、
３ステートバッファ２９を一方向のみ開としてキャッシ
ュメモリ２２１の出力をＭＰＵＡとＭＰＵＢに供給する
。なおこの場合、３ステートバッファ回路２６を閉、２
７を開のように正常状態から切替え、３ステートバッフ
ァ回路２７を通じてキャッシュメモリ２２１の出力をＭ
ＰＵＢに供給することにより、キャッシュメモリ２２０
からＭＰＵＢへのデータ信号の経路の異常により誤った
データがＭＰＵＢへ供給されるのを防ぐことができる。

【００７０】ＶＩ．異常発生後の復旧策このように本発
明装置は異常発生後も運転継続できるが、この構成のま
ま永続的に運転することは二次的故障の可能性を考慮す
ると、早急に初期の状態に復旧させるべきであり、次に
、以上発生したＢＰＵの機能を正常に復旧させるための
復旧策について説明する。その方法は、図１のＢＰＵを
１つのプリント板上に形成しておき、異常ＢＰＵプリン
ト板を正常ＢＰＵプリント板に交換することで達成され
る。

【００７１】図１２は、計算機盤構成を示しており、そ
の扉を開放するとその内部にプリント板を収納するスロ
ット部が形成され、更に各スロットには図１の主記憶装
置３、ＢＰＵ２、入出力制御装置ＢＩＵ４を構成する各
プリント板が挿入され、挿入された状態で図１１には図
示せぬシステムバスに接続されるようになっている。図
示の例ではスロットＳＬは１２個あり、このうちＳＬ１
，ＳＬ３〜ＳＬ６にプリント板が挿入され、他のＳＬ２
，ＳＬ７〜ＳＬ１２が空スロットとなっている。スロッ
トＳＬに挿入されるプリント板ＰＬは通常知られたもの
で良いが、本発明のものではこのプリント板をスロット
ＳＬに固定するためのレバー２８２、プリント板が停止
中か否かを表わす表示ランプ２８０を備え、必要に応じ
て適宜プリント板の取外し要求ボタン２８１が備えられ
る。以下、ＢＰＵプリント板の交換手順について説明す
る。

【００７２】《ＢＰＵプリント板が１枚のときの交換》
図１３は、システムバス（説明の都合上一重系で示す）
１にプリント板ＰＬが接続可能なｎ個のスロットＳＬの
うち、ＳＬ１にその内部で異常発生したＢＰＵ，ＳＬ２
に主記憶装置３、ＳＬｎにＩＯＵ４のプリントが夫々挿
入されており、ＳＬ３が空きスロットとなっている例を
示す。ここでは、異常ＢＰＵに代わり機能すべき新ＢＰ
Ｕは未だスロットに挿入されていない。そしてプリント
板上の表示ランプ２８０は稼働中のために消灯している
。

【００７３】この状態で、旧ＢＰＵ２Ａの機能を正常な
新ＢＰＵ２Ｂに引き継ぐには、まず、空きスロットを用
意する。図１３の例の場合は、スロットＳＬ３が空きス
ロットとなっているので、次に新ＢＰＵ２Ｂを空きスロ
ットＳＬ３に挿入する。

【００７４】ＢＰＵ２ＡはＢＰＵ２Ｂの挿入を検知し、
そのオペレーティングシステム（以下ＯＳと略す）の処
理により、旧ＢＰＵＡで実行中のタスクを新ＢＰＵ２Ｂ
に移管し、旧ＢＰＵ２Ａのプリント板上の表示ランプ２
８０を点灯する。以降、オンラインの業務は新ＢＰＵ２
Ｂにより実行される。旧ＢＰＵ２Ａから新ＢＰＵ２Ｂへ
の業務移管は瞬時に行われる。その後、旧ＢＰＵプリン
ト板上の表示ランプ２８０が点灯し、該ＢＰＵが停止状
態であることを確認した上で、旧ＢＰＵ２Ａを取外す。以上の手順により、旧ＢＰＵ２Ａを抜く前に、オンライ
ン業務を新ＢＰＵ２Ｂ　に移管完了されているため、シ
ステムを停止することなく、またシステム性能を低下さ
せることなくＢＰＵの交換を実現できる。

【００７５】図１４は、図１３で示した例についてＢＰ
Ｕ交換手順を人による動作と計算機内部の処理に分けて
処理の内容を示したＢＰＵ交換手順処理フローである。

【００７６】ＢＰＵを交換する場合、まず空きスロット
を用意（Ｓｔ１）する。空きスロットは、既に未使用の
空きスロットがあればそれを用いればよく、また空きス
ロットがない場合も、一時的に取り外し可能なハードウ
ェアボードがあれば、そのボードを抜き、一時的に空き
スロットを作り出し、目的のＢＰＵ交換後に、再び該ボ
ードを戻すことにより空スロットを準備することも可能
である。次に、空きスロットに新ＢＰＵを挿入（Ｓｔ５
）する。そのＢＰＵ挿入を、旧ＢＰＵ２Ａは割込等の手
段で認識（Ｓｔ４）する。すると、旧ＢＰＵ２Ａは現在
実行中のタスクを主記憶装置上に退避（Ｓｔ３）し、新
ＢＰＵ２Ｂが該タスクの処理を続行できるようにする。新ＢＰＵ２Ｂはそれを受けて、該タスクを実行（Ｓｔ５
）し、オンライン業務を開始する。旧ＢＰＵ２Ａは自ら
ＢＰＵ上のボード停止ランプを点灯（Ｓｔ６）し、処理
を停止（Ｓｔ７）する。その後、旧ＢＰＵ上のボード停
止ランプが点灯しているのを人間が確認（Ｓｔ８）後、
旧ＢＰＵを取り外す（Ｓｔ９）。これで、ＢＰＵ交換は
完了である。

【００７７】図１５は、上記実施例における、旧ＢＰＵ
２Ａ上で実行中のタスクを新ＢＰＵ２Ｂに引き継ぎする
手段を詳細に説明した図である。システムバスに旧ＢＰ
Ｕ２Ａ，新ＢＰＵ２Ｂ、さらに主記憶装置３の各々プリ
ント板が装着されている。旧ＢＰＵ２Ａ上では、あるタ
スク９２０−１が実行中である。その時に、新ＢＰＵ２
Ｂが挿入されたことの連絡が旧ＢＰＵ２Ａに入ったとす
ると、旧ＢＰＵ２Ａは、処理を中断し、実行中のタスク
９２０−１を主記憶装置３上に退避する。一方、新ＢＰ
Ｕ２Ｂは主記憶装置３上に退避されたタスク９２０−１
に続くタスク９２０−２を回復して、中断したポイント
からタスクの処理を続行する。以上の方式を用いて、交
換したＢＰＵ間の業務の引き継ぎを行う。

【００７８】以上が、ＢＰＵが１つの場合のＢＰＵの交
換の例である。上記実施例では、ＢＰＵが１つの場合で
も、システムを停止することなくＢＰＵの交換が可能で
ある。

【００７９】《ＢＰＵプリント板が複数のときの交換》
次にＢＰＵが複数の場合、あるいは挿入したＢＰＵが正
しく動作しなかった場合の対応について説明する。図１
６の本実施例では、ＢＰＵが複数装着されている。それ
ぞれのＢＰＵは交換されるべきＢＰＵを指定する手段と
して、ボード取外し要求ボタン２８１と、プリント板番
号２８２を具備している。

【００８０】システムバス１にプリント板を接続するた
めの、スロットＳＬ１からＳＬ３にはＢＰＵ２Ａ，２Ｂ
，２Ｃがそれぞれ装着されている。スロットＳＬ４には
主記憶装置が接続されている。スロットＳＬ５は空きス
ロットである。また、各ＢＰＵは、ＢＰＵが停止したと
きに点灯する表示ランプ２８０と、取り外すべきＢＰＵ
を指定するために用いるプリント板取外し要求ボタン２
８１と、プリント板番号２８２を有する。ここで、プリ
ント板番号はＢＰＵ２Ａが１、ＢＰＵ２Ｂが２、ＢＰＵ
２Ｃが３と約束されている。今、新ＢＰＵ２Ｄをスロッ
トＳＬ２に装着されている旧ＢＰＵ２Ｂと交換する場合
には、まず、新ＢＰＵ２Ｄを空きスロットであるスロッ
トＳＬ５に挿入する。それから、スロットＳＬ１〜ＳＬ
３に装着されているＢＰＵのうち、交換したいスロット
ＳＬ２のＢＰＵ２Ｂの取外し要求ボタン２８１を押す。そうすると、旧ＢＰＵ２Ｂは実行中のタスクと自身のプ
リント板番号を主記憶装置３上に退避し、新ＢＰＵ２Ｄ
が主記憶装置３上に退避されたプリント板番号を取り込
み、退避中タスクを実行する。旧ＢＰＵ２Ｂは、表示２
８０を点灯し自ら停止する。その後、旧ＢＰＵ２Ｂのボ
ード停止ランプ２８０が点灯しているのを確認後、該Ｂ
ＰＵ２Ｂを取り外す。

【００８１】図１７は、図１６で示した例についてのＢ
ＰＵ交換手順を人による動作と計算機内部の処理に分け
て処理の内容を示したＢＰＵ交換手順処理フローである
。

【００８２】ＢＰＵ交換する場合、まず空きスロットを
用意（Ｓｔ１）する。空きスロットは、既に未使用の空
きスロットがあればそれを用いればよく、また空きスロ
ットがない場合も、一時的に取り外し可能なハードウェ
アボードがあれば、そのボードを抜き、一時的に空きス
ロットを作り出し、目的のＢＰＵ交換後に、再び該ボー
ドを戻すことにより空スロットを準備することも可能で
ある。

【００８３】次に、空きスロットに新ＢＰＵ２Ｄを挿入
（Ｓｔ２）する。その後、取り外したい旧ＢＰＵ２Ｂの
プリント板取り外し要求ボタンを押す（Ｓｔ３）。する
と、旧ＢＰＵ２Ｂは現在実行中のタスクと自プリント板
番号を主記憶装置３上に退避（Ｓｔ４）し、新ＢＰＵ２
Ｄが該タスクの処理を続行できるようにする。新ＢＰＵ
２Ｄはそれを受けて、該タスクを実行（Ｓｔ５）し、オ
ンライン業務を開始する。旧ＢＰＵ２Ｂは自らＢＰＵ上
の表示ランプを点灯（Ｓｔ６）し、処理を停止（Ｓｔ７
）する。その後、旧ＢＰＵ２Ｂ上の表示ランプが点灯し
ているのを確認（Ｓｔ８）後、旧ＢＰＵ２Ｂを取り外す
（Ｓｔ９）。これで、ＢＰＵ交換は完了である。

【００８４】図１８は、上記実施例における、旧ＢＰＵ
上で実行中のタスクとプリント板番号を新ＢＰＵに引継
ぐ手段を詳細に説明した図である。システムバスに旧Ｂ
ＰＵが３台（２Ａ，２Ｂ，２Ｃ）、新ＢＰＵ２Ｄ、さら
に主記憶装置が装着されている。旧ＢＰＵ２Ａ，２Ｂ，
２Ｃ上では、夫々タスク１，２，３、旧ＢＰＵ２Ｃ上で
はタスク２が実行中である。また、旧ＢＰＵ２Ａ，２Ｂ
，２Ｃのプリント板番号２８２は夫々１，２，３である
。その時に、取り外しＢＰＵを指定するために、旧ＢＰ
Ｕ２Ｂのプリント板取り外し要求ボタンが押されたとす
ると、旧ＢＰＵ２Ｂ　は、処理を中断し、実行中のタス
ク２と自プリント板番号２を主記憶装置３上に退避する
。一方、新ＢＰＵ２Ｄは主記憶装置３上に退避されたプ
リント板番号２とタスク２を回復し、中断ポイントから
タスクの処理を続行する。以上の方式を用いて、交換し
たＢＰＵ間の業務の引き継ぎを行う。

【００８５】本実施例によれば、交換されるべきＢＰＵ
を指定する手段であるプリント板取外し要求ボタンを設
けることにより、ＢＰＵが複数装着されている場合でも
、システムを停止することなく、さらにはシステム性能
を低下させることなくＢＰＵを交換できるという長所が
ある。

【００８６】また、交換するＢＰＵに割当てているプリ
ント板番号を交換ＢＰＵ間で引継ぐことにより、ユーザ
プログラムにより動作プリント板番号が指定されている
場合でも、ユーザプログラムを変更することなくＢＰＵ
を交換できるという長所がある。

【００８７】《挿入されたＢＰＵが正しく作動しなかっ
た場合》一方、交換された新ＢＰＵが万一正常に動作し
ない場合に、システムに重大な影響を及ぼすという短所
がある。図１９，図２０によれば、挿入されたＢＰＵの
動作チェックを実行する手段を有し、新しく挿入した新
ＢＰＵが万一正常に動作しない場合にもシステムへの影
響を与えることがない。

【００８８】図１９は、新ＢＰＵ２Ｂが挿入された状態
を示す図であり、このとき旧ＢＰＵ２Ａではあるタスク
が実行中である。新ＢＰＵ２Ｂが挿入されると、該ＢＰ
Ｕ上で動作チェックを行うため、ＢＰＵ自己診断プログ
ラム９２５を実行する。診断プログラムが正常に終了す
るまでは旧ＢＰＵＡにはボード挿入の連絡はしない。該
診断プログラム９２５により新ＢＰＵに故障箇所が発見
されると旧ＢＰＵへは連絡せず、自ＢＰＵ２Ｂの表示ラ
ンプ２８０を点灯し、処理を停止する。旧ＢＰＵでは、
新ＢＰＵ挿入タイミングでタスク１を中断することなく
、何事もなかったかのようにタスクの処理を続行する。

【００８９】図２０は、上記実施例における、ＢＰＵ交
換手順を人による動作と計算機内部の処理に分けて処理
の内容を示したＢＰＵ交換手順処理フローである。Ｓｔ
１，Ｓｔ２，Ｓｔ４〜Ｓｔ８，Ｓｔ１１〜Ｓｔ１３の処
理については、図２１と全く同一の処理であるためここ
では説明を省略し、本実施例に特有の処理につき説明す
る。

【００９０】新ＢＰＵが挿入されると、まず該ＢＰＵの
動作チェックを実施するため診断プログラムを実行（Ｓ
ｔ３）する。該診断プログラムの結果、正常と判定され
た場合には、前実施例と同じく処理Ｓｔ４に移る。しか
し、故障と判定された場合には、挿入された新ＢＰＵ上
の表示ランプを点灯（Ｓｔ９）し、新ＢＰＵの処理を停
止（Ｓｔ１０）する。その後、新ＢＰＵ上の表示ランプ
の点灯を確認（Ｓｔ１４）し、新ＢＰＵを再度取り外す
（Ｓｔ１５）。この結果、ＢＰＵの交換は失敗に終った
ものの、旧ＢＰＵが処理を継続しているため、オンライ
ンシステムには影響を与えることはない。交換が成功し
たか否かは、ＢＰＵ挿入後、新旧ＢＰＵのどちらの表示
ランプが点灯するかにより判定する。

【００９１】以上、本実施例の方式により、挿入された
ＢＰＵが正常に動作しない場合にも、オンラインシステ
ムには影響を排除することが可能となった。

【００９２】《異常発生前後の構成と処理》以上述べた
旧ＢＰＵ２Ａと新ＢＰＵ２Ｂ内のＭＰＵの処理並びに構
成を時系列的に示したものが図２１であり、正常運転時
にはＢＰＵ２Ａの３台のＭＰＵが運転しており、その多
数決結果が出力されている。そして処理Ｂの実行中にＭ
ＰＵＣに障害が発生するとこれを切離し、ＭＰＵＡとＭ
ＰＵＢによる多重化回路構成により運転が正常に継続さ
れる。他方ＭＰＵＡの異常報知により新ＢＰＵ２Ｂのプ
リント板を空スロットに挿入すると、新ＢＰＵ２Ｂ内の
各ＭＰＵは自己診断を実施し、適宜の時点で処理を旧Ｂ
ＰＵ２Ａから新ＢＰＵ２Ｂに移してＢＰＵ２Ｂの３台の
ＭＰＵ（ＭＰＵＤ、ＭＰＵＥ、ＭＰＵＦ）の多数決結果
による処理Ｄを実行する。この処理引継ぎは、切りの良
い時点または、修理保守時期まで、当該ＢＰＵでの動作
を継続させ、切りの良い時点または、修理保守時期に当
該ＢＰＵで実行した処理を他の正常なＢＰＵに引き継が
せれば良く、実際にはソフトウェアの都合で最も性能上
望ましい時点で行うことができる。このようなタイミン
グとしては、タスク切替のタイミングが一般的にはふさ
わしいことは明らかである。なんとなれば、マルチプロ
セッサシステムにおけるプロセッサの切替とまったく同
一手順でＢＰＵの切替が可能であり、引き継ぎに伴う余
分な性能上のオーバーヘッドを０にすることが可能であ
るからである。このため本発明によれば、フォールト発
生時のチェックポイントリスタートに備えてのバックア
ップ動作が不要となり、処理性能を向上させることがで
きる。

【００９３】なお、フォールトが発生した場合には、ハ
ードウェアはフォールトの発生状況をレジスタに記録し
、オペレーティングシステムはコンテクストスイッチ時
や修理保守のための割込み処理時にレジスタを参照し、
処理の引継ぎが必要な場合には、処理引継ぎ先のＢＰＵ
に割込みなどで通知し、自ＢＰＵでの処理を終了する。ＢＰＵ２を構成する要素（ＭＰＵ，キャッシュメモリな
ど）の一部で故障が発生した場合、他の要素は正常であ
っても、本方式では処理引継ぎ後には、他の正常な要素
も含めてＢＰＵ２全体の使用を中止する。

【００９４】図２２に、フォールトトレランスの為に冗
長化したＭＰＵＡ，ＭＰＵＢ，ＭＰＵＣが故障などの原
因で障害をうけた場合の引継ぎ時の本発明方式と公知例
との構成の相違を模式的に示す。従来の方法では、障害
をうけたＭＰＵＡのみを正常なＭＰＵＤと交換する方法
を採っていた。これに対し、本発明による方法では、障
害をうけたＭＰＵＡだけでなく、正常なＭＰＵＢ，ＭＰ
ＵＣも新たにＭＰＵＤ，ＭＰＵＥ，ＭＰＵＦと交換して
いる。以上の様にすることにより、フォールトトレラン
スの為に冗長化したＭＰＵの組合わせ、すなわちＭＰＵ
Ａ，ＭＰＵＢ，ＭＰＵＣの組合わせを固定化することが
できる。従ってＭＰＵの組合わせを交換単位にすれば、
それぞれの組合わせを構成するＭＰＵ間を高速のクロッ
クで結合することができ、高速のフォールトトレラント
コンピュータを実現することができる。また従来のよう
に、ＭＰＵの組替えに伴う種々のハードウェア、ソフト
ウェアが不要である。

【００９５】なお、ＢＰＵは単一故障の場合には動作を
継続することができるので、この処理引継ぎは故障発生
後直ちに行う必要は無く、処理の切りの良い時点または
、修理保守時に処理引継ぎを行えばよい。

【００９６】本実施例により処理を継続しながら、故障
の発生したＢＰＵ２０−１の配線基板を引き抜き正常な
配線基板を交換することができる。

【００９７】ＶＩＩ．各部回路の代案変形例以上、本発
明について説明したが、本発明の各部回路等は適宜変更
して実現することができる。以下、これらの代案、変形
例について説明する。

【００９８】《多数決論理部》図２３は、図２の多数決
論理回路部の組方と切替の様子を、他の構成要件を省い
て簡略化し理解しやすい形にして示したものであり、Ｍ
ＰＵＡとＭＰＵＣを出力専用に固定化して用い、ＭＰＵ
ＢをＭＰＵＡとＭＰＵＣの健全性確認の参照用としての
み用いるとともに、ＭＰＵＡあるいはＭＰＵＣの異常時
には健全性の確認された方の一つの出力を共通に用いて
２組のキャッシュメモリに供給するようにしたものであ
る。この方式の場合、ＭＰＵの出力が多数決回路を通ら
ずに直接キャッシュメモリに入力されるので、多数決回
路での遅延時間の分キャッシュメモリアクセス時間を短
縮できる。

【００９９】本発明においては、以上のようにして多数
決論理を用いて３重系を２重系に切替て運転継続するも
のであり、本発明の変形例としてはこの方式以外にも種
々のものとすることができる。例えば、図２５では３つ
のＭＰＵの出力を多数決選択回路２１０と２１１に夫々
与え、３つのＭＰＵの中から健全性の確認された１つの
出力を選択する。この場合、故障した方の多数決選択回
路に接続されているキャッシュメモリのデータが破壊さ
れるが、正常な多数決選択回路に接続されているキャッ
シュメモリのデータを用いて運転継続できる。

【０１００】また、図２４のようにＭＰＵの出力をゲー
ト回路，切替回路等を通さずに直接キャッシュメモリに
入力し、異常となったＭＰＵから信号を受けるキャッシ
ュメモリの動作を停止して以降そのデータを使用しない
ようにすれば、さらにゲート回路，切替回路等の遅延時
間の分キャッシュメモリアクセス時間を短縮することが
できる。しかも多くの信号線からなるアドレスバス、デ
ータバスの切替手段が不要となるのでハード量を減少さ
せることができる。

【０１０１】図２６は４台のＭＰＵを備え、ＭＰＵＡと
ＭＰＵＣを出力専用に固定し、ＭＰＵＢとＭＰＵＤをそ
れらの参照用に用い、２組の出力一致により出力専用Ｍ
ＰＵの出力を夫々与えるものである。なお、ＭＰＵの異
常時には、健全側のものに切替て使用する方法とか、異
常となったＭＰＵから信号を受けるキャッシュメモリの
動作を停止して以降そのデータを使用しないようにする
方法等で対応できる。

【０１０２】《キャッシュデータのリードアクセス部》
また、キャッシュメモリについてえみると、キャッシュ
メモリ２２０，２２１の出力（データ）はパリティチェ
ックにより正常／異常が判断できるので、図２７のよう
にパリティチェック２５０により正常と判断されたキャ
ッシュメモリの出力を切替手段２６０を通じてＭＰＵＡ
，ＭＰＵＢ，ＭＰＵＣに入力する。また、両方のキャッ
シュメモリが正常である場合には、キャッシュメモリの
主系，従系を予め決めておき、主系の出力を選択すれば
よい。

【０１０３】又、図２８のようにＭＰＵＡ，ＭＰＵＢは
接続するキャッシュをそれぞれキャッシュメモリを２２
０，２２１に固定しておきＭＰＵＢのみに選択したキャ
ッシュメモリの出力を入力してもよい。この場合、いず
れかのキャッシュメモリが故障しても３つのうちの２つ
のＭＰＵに正常な動作をさせることができ、しかもハー
ド量を削減することができる。

【０１０４】

【発明の効果】本発明では、一つのハードウェアボード
上に複数のプロセッサで構成されるプロセッサシステム
を搭載し、ハードウェアボード自体にフォールトトレラ
ンス機能を持たせプロセッサボード自体を交換してしま
うことにしたので、プロセッサ組替えに伴う必要なハー
ド、ソフトが不要であり、復旧も考慮したシステム構成
とできる。

【０１０５】本発明では、一つのハードウェアボード上
の複数のプロセッサをクロック同期させたので配線が短
距離で良く同期の高速化が達成できる。

【０１０６】本発明では、その内部に障害が発生したと
きにはハードウェアボード自体を別のハードウェアボー
ドに瞬時に交換するのでシステムを停止することがない
。

【０１０７】本発明では、その内部に障害が発生したと
きにはそのプロセッサを停止し残りのプロセッサにより
運転継続するのでシステムの性能を低下することなくハ
ードウェアボードを交換することができる。

【図面の簡単な説明】

【図１】本発明の全体システム構成を示す図。

【図２】本発明のＢＰＵの構成を示す図。

【図３】ＭＰＵ出力チェック回路の一実施例図。

【図４】ライトアクセスでの異常時のＢＰＵの構成を示
す図。

【図５】リードアクセスでの異常時のＢＰＵの構成を示
す図。

【図６】バスサイクル制御フロー図。

【図７】ＭＰＵ正常時のＢＰＵ内の信号の流れを示す図
。

【図８】ＭＰＵ異常時のＢＰＵ内の信号の流れを示す図
。

【図９】ＭＰＵ正常時のＢＰＵ内の信号の流れを示す図
。

【図１０】アドレス信号異常時のＢＰＵ内の信号の流れ
を示す図。

【図１１】データ信号異常時のＢＰＵ内の信号の流れを
示す図。

【図１２】計算機盤構成を示す図。

【図１３】ＢＰＵ交換原理説明図。

【図１４】ＢＰＵ交換手順を示す図。

【図１５】新旧ＢＰＵの処理引継を示す図。

【図１６】マルチプロセッサ時のＢＰＵ交換原理説明図
。

【図１７】マルチプロセッサ時のＢＰＵ交換手順を示す
図。

【図１８】マルチプロセッサ時の新旧ＢＰＵ処理引継を
示す図。

【図１９】挿入ＢＰＵ故障時のＢＰＵ交換処理を示す図
。

【図２０】挿入ＢＰＵ故障時のＢＰＵ交換処理フロー図
。

【図２１】ＢＰＵ故障時の処理の引継ぎを示す図。

【図２２】ＢＰＵ故障時の処理の引継ぎを示す図。

【図２３】３ＭＰＵによる比較照合の実施例図。

【図２４】３ＭＰＵによる比較照合の他の実施例図。

【図２５】多数決方式の他の実施例図。

【図２６】４ＭＰＵによる比較照合の実施例図。

【図２７】キャッシュデ−タのリ−ドアクセスを示す図
。

【図２８】キャッシュデ−タのリ−ドアクセスの他の実
施例図。

【符号の説明】

１…システムバス、２…ＢＰＵ、１０，１１，１２，１
３，１４，１５…パリティ生成／照合回路、２０…ＭＰ
Ｕ、２３…ＭＰＵ出力チェック回路、２７…ＢＩＵ（バ
スインタフェースユニット）、３０，３１…パリティチ
ェック回路、２００乃至２０５，２６，２７，２９…３
ステートバッファ、２２０、２２１…キャッシュメモリ
、２３４，２３５…エラーチェック回路。

Claims

【特許請求の範囲】

【請求項１】同一の演算を実行する３台以上のプロセッ
サユニット、該プロセッサユニットのうちの２つの出力
を選択する選択回路、選択された２つの出力を夫々外部
出力し、外部入力を取込むための２つのインタフェイス
ユニット、プロセッサユニットでの演算に必要な情報を
記憶する２つのキャッシュメモリ、これらの間に設けら
れた内部バス、上記回路の故障部位を除いた残りの構成
によって運転継続せしめる故障検出切離機構とから構成
され、これらが一つのプロセッサボード上に設けられた
ことを特徴とするベーシックプロセッシングユニット。
【請求項２】一つのプロセッサボード上に同一の演算を
実行する３台以上のプロセッサユニットと、該プロセッ
サユニットのうちの２つの出力を選択する選択回路と、
選択された２つの出力を夫々外部出力し、外部入力を取
込むための２つのインタフェイスユニットと、プロセッ
サユニットでの演算に必要な情報を記憶する２つのキャ
ッシュメモリと、これらの間に設けられた内部バスと、
上記回路の故障部位を除いた残りの構成によって運転継
続せしめる故障検出切離機構が搭載されたベーシックプ
ロセッシングユニット、該ベーシックプロセッシングユ
ニットの２つのインタフェイスユニットが夫々接続され
る２つのシステムバス、該２つのシステムバスに接続さ
れる主記憶装置で構成される高信頼化コンピュータシス
テム。
【請求項３】同一の演算を実行する第１，第２，第３の
プロセッサユニット、該プロセッサユニットの出力を用
いてプロセッサユニットの健全性をチェックする判定回
路、健全性の確認された第１，第３のプロセッサユニッ
トの出力を夫々外部出力し、外部入力を取込むための第
１と第２のインタフェイスユニット、プロセッサユニッ
トでの演算に必要な情報を記憶する第１と第２のキャッ
シュメモリ、第１，第２のプロセッサユニットと、第１
のインタフェイスユニットと、第１のキャッシュメモリ
との間に設けられた第１の内部バス、第３のプロセッサ
ユニットと、第２のインタフェイスユニットと、第２の
キャッシュメモリとの間に設けられた第２の内部バス、
第１の内部バスと第２の内部バスとの間に設けられた開
閉手段を有する連絡バスと、上記回路の故障部位を除い
た残りの構成によって運転継続せしめる故障検出切離機
構から構成され、これらが一つのプロセッサボード上に
設けられたことを特徴とするベーシックプロセッシング
ユニット。
【請求項４】２つのシステムバス、該２つのシステムバ
スに接続される主記憶装置、２つのシステムバスに接続
され一つのプロセッサボードで構成されるベーシックプ
ロセッシングユニットよりなる高信頼化コンピュータシ
ステムにおいて、前記ベーシックプロセッシングユニッ
トは、同一の演算を実行する第１，第２，第３のプロセ
ッサユニット、該プロセッサユニットの出力を用いてプ
ロセッサユニットの健全性をチェックする多数決回路、
健全性の確認された第１，第３のプロセッサユニットの
出力を夫々外部出力し、外部入力を取込むための第１と
第２のインタフェイスユニット、プロセッサユニットで
の演算に必要な情報を記憶する第１と第２のキャッシュ
メモリ、第１，第２のプロセッサユニットと、第１のイ
ンタフェイスユニットと、第１のキャッシュメモリとの
間に設けられた第１の内部バス、第３のプロセッサユニ
ットと、第２のインタフェイスユニットと、第２のキャ
ッシュメモリとの間に設けられた第２の内部バス、第１
の内部バスと第２の内部バスとの間に設けられた開閉手
段と、上記回路の故障部位を除いた残りの構成によって
運転継続せしめる故障検出切離機構を有する連絡バスと
から構成されることを特徴とする高信頼化コンピュータ
システム。
【請求項５】請求項３のベーシックプロセッシングユニ
ットにおいて、故障検出切離機構は第１または第３のプ
ロセッサユニットの異常の際にこれらを切離し、開閉手
段を有する連絡バスを介して切り離された側の内部バス
に接続されたキャッシュメモリにプロセッサユニットで
の演算に必要な情報を伝達することを特徴とするベーシ
ックプロセッシングユニット。
【請求項６】請求項４の高信頼化コンピュータシステム
において、故障検出切離機構は第１または第３のプロセ
ッサユニットの異常の際にこれらを切離し、開閉手段を
有する連絡バスを介して切り離された側の内部バスに接
続されたキャッシュメモリにプロセッサユニットでの演
算に必要な情報を伝達することを特徴とする高信頼化コ
ンピュータシステム。
【請求項７】請求項３のベーシックプロセッシングユニ
ットにおいて、第２のプロセッサユニットは他のプロセ
ッサユニットの健全性確認のためにのみ使用され、故障
検出切離機構は第２のプロセッサユニットのみの異常の
際にこれを切離し、開閉手段を有する連絡バスを閉止状
態のままとすることを特徴とするベーシックプロセッシ
ングユニット。
【請求項８】請求項４の高信頼化コンピュータシステム
において、第２のプロセッサユニットは他のプロセッサ
ユニットの健全性確認のためにのみ使用され、第２のプ
ロセッサユニットのみの異常の際にこれを切離し、開閉
手段を有する連絡バスを閉止状態のままとすることを特
徴とする高信頼化コンピュータシステム。
【請求項９】請求項３のベーシックプロセッシングユニ
ットにおいて、故障検出切離機構はキャッシュメモリの
異常の際にこれを切離し、開閉手段を有する連絡バスを
開放することにより、切離されたキャッシュメモリ側の
内部バスに接続されたプロセッサユニットにその演算に
必要な情報を伝達するベーシックプロセッシングユニッ
ト。
【請求項１０】請求項４の高信頼化コンピュータシステ
ムにおいて、故障検出切離機構はキャッシュメモリの異
常の際にこれを切離し、開閉手段を有する連絡バスを開
放することにより、切離されたキャッシュメモリ側の内
部バスに接続されたプロセッサユニットにその演算に必
要な情報を伝達する高信頼化コンピュータシステム。
【請求項１１】請求項３のベーシックプロセッシングユ
ニットにおいて、故障検出切離機構はインタフェイスユ
ニットの異常の際にこれを切離し、開閉手段を有する連
絡バスを開放することにより、切離されたインタフェイ
スユニット側の内部バスに接続されたプロセッサユニッ
トにその演算に必要な情報を伝達するベーシックプロセ
ッシングユニット。
【請求項１２】請求項４の高信頼化コンピュータシステ
ムにおいて、故障検出切離機構はインタフェイスユニッ
トの異常の際にこれを切離し、開閉手段を有する連絡バ
スを開放することにより、切離されたインタフェイスユ
ニット側の内部バスに接続されたプロセッサユニットに
その演算に必要な情報を伝達する高信頼化コンピュータ
システム。
【請求項１３】請求項３のベーシックプロセッシングユ
ニットにおいて、故障検出切離機構は第１のキャッシュ
メモリあるいは第１のインタフェイスユニットの異常の
際にこれを切離し、開閉手段を有する連絡バスを開放す
ることにより、切離されたキャッシュメモリ側の内部バ
スに接続されたプロセッサユニットにその演算に必要な
情報を伝達するとともに、第２のプロセッサユニットに
第２の内部バスを介してその演算に必要な情報を伝達す
るベーシックプロセッシングユニット。
【請求項１４】請求項４の高信頼化コンピュータシステ
ムにおいて、故障検出切離機構は第１のキャッシュメモ
リあるいは第１のインタフェイスユニットの異常の際に
これを切離し、開閉手段を有する連絡バスを開放するこ
とにより、切離されたキャッシュメモリ側の内部バスに
接続されたプロセッサユニットにその演算に必要な情報
を伝達するとともに、第２のプロセッサユニットに第２
の内部バスを介してその演算に必要な情報を伝達する高
信頼化コンピュータシステム。
【請求項１５】同一の演算を実行する複数のプロセッサ
ユニット、該プロセッサユニットのうち健全性の確認さ
れた複数の出力を選択する選択回路、選択された複数の
出力を夫々外部出力し、外部入力を取込むための複数の
インタフェイスユニット、プロセッサユニットでの演算
に必要な情報を記憶する複数のキャッシュメモリ、これ
らの間に設けられた内部バス、上記回路の故障部位を除
いた残りの構成によって運転継続せしめる故障検出切離
機構とから構成され、これらが一つのプロセッサボード
上に設けられたことを特徴とするベーシックプロセッシ
ングユニット。
【請求項１６】一つのプロセッサボード上に同一の演算
を実行する複数のプロセッサユニットと、該プロセッサ
ユニットのうち健全性の確認された複数の出力を選択す
る選択回路と、選択された複数の出力を夫々外部出力し
、外部入力を取込むための複数のインタフェイスユニッ
トと、プロセッサユニットでの演算に必要な情報を記憶
する複数のキャッシュメモリと、これらの間に設けられ
た内部バスと、上記回路の故障部位を除いた残りの構成
によって運転継続せしめる故障検出切離機構が搭載され
たベーシックプロセッシングユニット、該ベーシックプ
ロセッシングユニットの複数のインタフェイスユニット
が夫々接続される複数のシステムバス、該複数のシステ
ムバスに接続される主記憶装置で構成される高信頼化コ
ンピュータシステム。
【請求項１７】同一の演算を実行する複数のプロセッサ
ユニット、該プロセッサユニットのうち健全性の確認さ
れた複数の出力を選択する選択回路、選択された複数の
出力を夫々外部出力し、外部入力を取込むための複数の
インタフェイスユニット、プロセッサユニットでの演算
に必要な情報を記憶する複数のキャッシュメモリ、これ
らの間に設けられた内部バス、上記回路の故障部位を除
いた残りの構成によって運転継続せしめる故障検出切離
機構とから構成され、プロセッサユニットとインタフェ
イスユニットとキャッシュメモリと内部バスとによる演
算単位が独立に複数組設けられ、かつこれらが一つのプ
ロセッサボード上に設けられたことを特徴とするベーシ
ックプロセッシングユニット。
【請求項１８】一つのプロセッサボード上に同一の演算
を実行する複数のプロセッサユニットと、該プロセッサ
ユニットのうち健全性の確認された複数の出力を選択す
る選択回路と、選択された複数の出力を夫々外部出力し
、外部入力を取込むための複数のインタフェイスユニッ
トと、プロセッサユニットでの演算に必要な情報を記憶
する複数のキャッシュメモリと、これらの間に設けられ
た内部バスと、上記回路の故障部位を除いた残りの構成
によって運転継続せしめる故障検出切離機構が搭載され
、プロセッサユニットとインタフェイスユニットとキャ
ッシュメモリと内部バスとによる演算単位が独立に複数
組設けられたベーシックプロセッシングユニット、該ベ
ーシックプロセッシングユニットの複数のインタフェイ
スユニットが夫々接続される複数のシステムバス、該複
数のシステムバスに接続される主記憶装置で構成される
高信頼化コンピュータシステム。
【請求項１９】演算を実行するプロセッサユニットと、
該プロセッサユニットの出力を外部出力し、外部入力を
取込むためのインタフェイスユニットと、プロセッサユ
ニットでの演算に必要な情報を記憶するキャッシュメモ
リと、これらの間に設けられた内部バスとを単位とする
複数の演算回路、内部バス間に設けられた連絡バス、上
記内部バスに接続された故障回路を除いた前記連絡バス
を開放し、運転継続せしめる故障検出切離機構とから構
成され、これらが一つのプロセッサボード上に設けられ
たことを特徴とするベーシックプロセッシングユニット
。
【請求項２０】複数のシステムバス、該複数のシステム
バスに接続される主記憶装置、複数のシステムバスに接
続され一つのプロセッサボードで構成されるベーシック
プロセッシングユニットよりなる高信頼化コンピュータ
システムにおいて、ベーシックプロセッシングユニット
は、演算を実行するプロセッサユニットと、該プロセッ
サユニットの出力を外部出力し、外部入力を取込むため
のインタフェイスユニットと、プロセッサユニットでの
演算に必要な情報を記憶するキャッシュメモリと、これ
らの間に設けられた内部バスとを単位とする複数の演算
回路、内部バス間に設けられた連絡バス、上記内部バス
に接続された故障回路を除いて前記連絡バスを開放し、
運転継続せしめる故障検出切離機構とから構成され、こ
れらが一つのプロセッサボード上に設けられたことを特
徴とする高信頼化コンピュータシステム。