JP3415636B2 - プロセッサ装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、同一の動作を同期して
実行する一対のプロセッサを備えたマイクロプロセッサ
装置に関し、更に詳しくは、パフォーマンスの低下や冗
長化したプロセッサの一方が暴走するような事態を逸早
く検出できるとともに、一対のマイクロプロセッサの同
期動作を確保してプロセッサ出力の正当性を向上させた
マイクロプロセッサ装置に関する。 【０００２】 【従来の技術】図５は、従来のこの種のマイクロプロセ
ッサ装置の一例を示す構成ブロック図である。図におい
て、１１，１２は同一の動作を同期して実行する一対の
プロセッサで、一方のプロセッサ１１が０系、他方のプ
ロセッサ１２が１系となっている。１３，１４はローカ
ルメモリ、１５，１６は対応するローカルメモリに対し
て、データのエラー検出あるいは訂正を行う誤り検出訂
正回路である。この誤り検出訂正回路は、プロセッサに
内蔵される場合もある。なお、各ローカルメモリや誤り
検出訂正回路は、存在しない場合もある。 【０００３】１７は一対のプロセッサ１１，１２の動作
を制御する制御回路、１８は各プロセッサからの出力を
比較し、比較結果を制御回路１７に与える比較／データ
フロー制御回路である。１９は一対のプロセッサによっ
てシステムバスＢＳを介してアクセスされるグローバル
メモリ、２０はウォッチドッグタイマー（ＷＤＴ）で、
システムバスＢＳを介して各プロセッサから定期的にリ
セットされ、システムの正常動作を監視している。 【０００４】この様な構成のマイクロプロセッサ装置に
よれば、一対のプロセッサが同一の動作を同期して実行
していて、比較／データフロー制御回路１８は二重系照
合を行い動作の正当性を保証するもので、高い信頼性を
維持することが可能となる。 【０００５】ここで、二重系照合を行うタイミングをと
る手法として、 （ａ）システム・クロック毎に二重系照合を行い、一対
のプロセッサを完全に同期化させる方法、 （ｂ）一対のプロセッサのシステムバスＢＳへのリード
あるいはライト要求が揃 った時点で二重系照合を行い、
システムバスへのアクセスを同期化させる方法の２通り
がある。 【０００６】（ａ）の方法は、ローカルメモリに対して
データのエラー検出あるいは訂正を行う誤り検出訂正回
路１５，１６を具備する（あるいはプロセッサが内蔵す
る）ようなシステムでは、エラー発生時にそれを訂正す
るための処理時間が発生し、一対のプロセッサが完全に
同期化しない。このため、通常は（ｂ）の方法を適用す
ることとなる。また、誤り検出訂正回路を具備しないシ
ステムにおいても、一対のプロセッサのシステムクロッ
クが異なるような場合や、あるいは比較回路における二
重系照合に時間がかかり、１システムクロック毎の二重
系照合が不可能な場合も（ｂ）の方法が適用されること
となる。 【０００７】 【発明が解決しようとする課題】ローカルメモリと誤り
検出訂正回路が存在するようなシステムでは、一方のロ
ーカルメモリのエラーが頻繁に発生し、誤り検出訂正回
路がエラーの訂正を行う頻度が多くなると、他方のプロ
セッサではシステムバスへのリード／ライト要求が常に
待され、システム全体でのパフォーマンスの低下が起き
るという課題が生ずる。 【０００８】また、ローカルメモリと誤り検出訂正回路
が存在する、あるいは存在しないにかかわらず、一方の
プロセッサの暴走により、誤ったアドレスあるいはデー
タを出力するときは、比較／データフロー制御回路でそ
のことが検出できるが、システムバスへのリード／ライ
ト要求を発生しなくなる不具合が発生する。 【０００９】このような不具合発生時には、最終的には
ウォッチドッグタイマー２０がタイムアップして、それ
を検出することができるが、パフォーマンスの低下の場
合には、そのまま動作し続ける可能性がある。また、ウ
ォッチドッグタイマーのタイムアップ時間は、一般に不
特定多数のエラーの要因の検出を目的としているため
に、比較的長い時間が設定されていて、著しいパフォー
マンスの低下や、エラー検出までの時間が非常に長くな
る等の問題点がある。これに加えて、プロセッサを二重
化したシステムでは、一方のプロセッサに異常が発生し
たときに、健全な他方のプロセッサだけを用いて処理を
継続するシステムがあった。しかし、このようなシステ
ムでは、一つのプロセッサだけで処理を継続しているた
め、プロセッサ出力の照合ができない。このため、プロ
セッサ出力の正当性を保証できないことがある。 【００１０】本発明は、上述した問題点を解決するため
になされたものであり、システムのパフォーマンスの低
下や二重化したプロセッサの一方が暴走する事態を逸早
く検出でき、しかもプロセッサ出力の正当性を向上させ
ることができるマイクロプロセッサ装置を提供すること
を目的とする。 【００１１】 【課題を解決するための手段】この様な目的を達成する
本発明は、同一の動作を同期して実行する一対のプロセ
ッサとシステムバスを備え、前記一対のプロセッサの前
記システムバスへのアクセス要求によって、同期化し二
重系照合を行うプロセッサ装置において、前記一対のプ
ロセッサの前記システムバスへのそれぞれのアクセス要
求を待ち合わせて各プロセッサの出力を比較し、一致し
た場合に当該出力を前記システムバスに出力する比較／
データフロー制御回路と、前記システムバスを介して前
記一対のプロセッサによって定期的にアクセスされるこ
とでシステムの正常動作を監視するウォッチドッグタイ
マーと、このウォッチドッグタイマーより短い所定の時
間が設定され、一方のプロセッサのみからシステムバス
へアクセス要求信号が出力されると起動され、その後前
記所定の時間内に他方のプロセッサから前記システムバ
スへアクセス要求信号が出力されるとリセットされ、前
記所定の時間が過ぎても前記他方のプロセッサからアク
セス要求信号が出力されないときはタイムアップする待
ち合わせ監視タイマーと、前記比較／データフロー制御
回路からの比較結果を入力し、比較結果が不一致の場合
は前記一対のプロセッサをリセットし、前記待ち合わせ
監視タイマからタイムアップ信号を受けると前記一対の
プロセッサをリセットして初期化する制御回路と、を有
し、前記一対のプロセッサは、同期ずれが前記所定の時
間以内の場合は同期して動作し、同期ずれが所定の時間
を超えた場合は共に初期化されることを特徴とするプロ
セッサ装置である。 【００１２】【作用】 待ち合わせ監視タイマーには、ウォッチドック
タイマーより短い時間が設定されていて、一方のプロセ
ッサからシステムバスを介して出力されるリード要求に
従って起動され、他方のプロセッサからのリード要求が
来た時点で、一対のプロセッサの同期が一致したと判断
して、リセットされる。 【００１３】比較／データフロー制御回路は、監視タイ
マーがリセットされた以降に、各プロセッサからの出力
の正当性を確認する。 一方のプロセッサが暴走している
ような場合、待ち合わせ監視タイマーはその後そのプロ
セッサからのアクセス要求が来ないので、タイムアップ
し、その旨の信号を各プロセッサに出力する。これによ
り、ウォッチドックタイマーがタイムアップするより早
く、プロセッサの暴走やパフォーマンスの低下を検出す
る。 【００１４】 【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は、本発明の一実施例を示す構成ブロッ
ク図である。図において、ＣＯは０系のＣＰＵ、Ｃ１は
１系のＣＰＵで、それぞれ、プロセッサ１１，１２、ロ
ーカルメモリとしての、キャッシュメモリ１３，１４、
誤り検出訂正回路１５，１６を含んでいる。なお、誤り
検出訂回路は、プロセッサ内に内蔵される場合もある。
また、キャッシュメモリ１３，１４、誤り検出訂正回路
１５，１６は、無い場合もある。２１，２２はバスイン
ターフェイスユニットで、各ＣＰＵ内部の高速バスと、
外部の低速バスとのインターフェイスを行う。 【００１５】１７はこれらの一対のＣＰＵＣ０，Ｃ１が
同一の動作を同期して実行するように制御する制御回路
である。１８は各バスインターフェイスユニット２１，
２２を介して各ＣＰＵ（プロセッサ）からの出力を比較
する共に、データの流れを制御する比較／データフロー
制御回路である。制御回路１７は、比較／データフロー
制御回路１８からの比較結果を入力し、比較結果が不一
致を示すような場合は、一対のＣＰＵに対してリセット
信号を出力するように構成されている。 【００１６】１９は一対のＣＰＵによってそれぞれシス
テムバスＢＳを介してアクセスされるグローバルメモリ
（メインメモリ）、２０はシステムバスＢＳを介して各
ＣＰＵによって定期的にアクセスされることでシステム
の正常動作を監視するウォッチドッグタイマーである。 【００１７】２５は本発明で特徴としている待ち合わせ
監視タイマーで、ウォッチドッグタイマー２０より短い
時間が設定されていて、一方のＣＰＵのみがシステムバ
スＢＳに対するアクセス要求信号を出力すると起動さ
れ、その後、他方のプロセッサが同じようにシステムバ
スＢＳに対するアクセス要求信号を出力するとリセット
されるようになっている。これにより、各ＣＰＵの状態
監視を行う。 【００１８】制御回路１７は、０系，１系の各ＣＰＵが
出力するシステムバスＢＳへのアクセス要求信号によ
り、待ち合わせ監視タイマー２５に対して、起動信号Ｔ
ｏｎをアクティブ／ネゲートしており、これにより一対
のＣＰＵの同期を監視している。そして、同期がとれな
いで所定の時間経過するとタイムアップ通達信号Ｔｕｐ
を制御回路１７に出力するように構成されている。制御
回路１７は、待ち合わせ監視タイマー２５からタイムア
ップ信号を受けると、各ＣＰＵに対して、各プロセッサ
をリセットし、その後、初期化するような制御を行う。 【００１９】図２は、図１において、制御回路１７の詳
細を示すブロック図である。この制御回路は、０系，１
系の各ＣＰＵを制御するＣＰＵ制御回路３１と、システ
ムバスＢＳおよび、比較／データフロー制御回路１８の
制御を行うシステムバス制御回路３２で構成されてい
る。 【００２０】ＣＰＵ制御回路３１は、各ＣＰＵからのリ
ード要求信号Ｒｅａｄ＊、ライト要求信号Ｗｒｉｔｅ＊
（図２において、これらの信号を示す符号の先頭に付い
ている０と１は、０系，１系の各ＣＰＵからの入力信号
を示している）、システムクロックＳｙｓｃｌｋなどを
入力し、システムバスのアクセス中を示すビジー信号Ｂ
ｕｓｙ、その他のＣＰＵ制御信号を出力する。また、シ
ステムバス制御回路３２に対しては、各ＣＰＵがリード
あるいはライトサイクルであることを通達する信号Ｒｄ
／ＷｔＣｙｃｌｅを出力する。 【００２１】また、ＣＰＵ制御回路３１は、一方のＣＰ
Ｕのみからシステムバスへのアクセス要求信号を受ける
と、待ち合わせ監視タイマー２５に対して、タイマーの
起動信号Ｔｏｎをアクティブとする。その後に、他方の
ＣＰＵからシステムバスへのアクセス要求信号を受ける
と、一対のＣＰＵの同期が合ったと判断して、タイマー
起動信号Ｔｏｎをネゲートする。これにより、待ち合わ
せ監視タイマー２５は、所定の時間内に同期していれ
ば、タイムアップすることはない。これに対して、他方
のＣＰＵからのアクセス要求が起こらない場合、待ち合
わせ監視タイマー２５は、タイムアップし、タイムアッ
プ信号Ｔｕｐをアクティブとする。 【００２２】システムバス制御回路３２は、ＣＰＵ制御
回路３１からリードあるいはライトサイクルであること
を通達する信号Ｒｄ／ＷｔＣｙｃｌｅを受けて、システ
ムバスの使用を許可するグラント信号Ｇ＊をＣＰＵ制御
回路３１に出力するように構成してある。また、比較／
データフロー制御回路１８から、一対のＣＰＵの出力す
るアドレスあるいは、データが不一致の場合にアクティ
ブとなる比較結果信号（不一致信号）ＭＩＳｃｏｍｐ、
あるいは、待ち合わせ監視タイマー２５からタイムアッ
プ信号Ｔｕｐを受けて、各ＣＰＵを初期化するためのリ
セット信号Ｒｅｓｅｔを制御するようにしている。 【００２３】この様に構成した装置の動作を説明すれ
ば、以下の通りである。図３は、通常のリードサイクル
における動作を示すタイムチャートであり、図４は、１
系ＣＰＵが暴走し、システムバスへのアクセス要求を発
生しない場合のタイムチャートである。 【００２４】図３において、システムクロックＳｙｓｃ
ｌｋの立ち下りのＡ点で、０系ＣＰＵからリード要求が
発生（０Ｒｅａｄ＊がローアクティブになる）し、これ
により、制御回路１７から待ち合わせ監視タイマー２５
に対して出力される起動信号Ｔｏｎがアクティブとな
る。これを受けて、待ち合わせ監視タイマー２５は、カ
ウントを開始する。Ａ点から３クロック後のＢ点で、１
系ＣＰＵからリード要求が発生する（同期はずれの状態
が３システムクロックだけ続く）と、この時点で同期が
合い、制御回路１７から待ち合わせ監視タイマー２５に
対して出力されている起動信号Ｔｏｎがネゲート（イン
アクティブ）とされる。 【００２５】Ｂ点の時点までは、比較／データフロー制
御回路１８は、不一致を検出しているが、次のシステム
クロックが立ち上がるＣ点の時点で、一対のＣＰＵから
のアクセス要求が揃ったとして、その正当性（一致）を
確認する。そして、一対のＣＰＵは、同期してシステム
バスＢＳをアクセスしてリードサイクルを終了する。 【００２６】図４において、Ａ点の時点で、０系ＣＰＵ
のリード要求が発生し、図３と同じように、制御回路１
７から待ち合わせ監視タイマー２５に対して出力される
起動信号Ｔｏｎがアクティブとなる。これを受けて、待
ち合わせ監視タイマー２５は、カウントを開始する。 【００２７】しかし、その後所定の時間ｔｋが経過して
も、１系ＣＰＵからのアクセス要求が発生しないので、
Ｂ点の時点で待ち合わせ監視タイマー２５が、タイムア
ップし、制御回路１７へ出力されるタイムアップ通知信
号Ｔｕｐがアクティブとなる。制御回路１７内のシステ
ムバス制御回路３２は、このタイムアップ通知信号を受
けて、Ｃ点の時点で、各ＣＰＵに出力するリセット信号
Ｒｅｓｅｔ＊をアクティブにする。 【００２８】このリセット信号により、各ＣＰＵはリセ
ットされ、また、リセット解除後には、システムの内部
レジスタ等により、エラーの要因を識別し、継続動作可
能であれば、プログラムの最初から処理を再開させるこ
ととなる。 【００２９】このような動作により、ウォッチドッグタ
イマー２０がタイムアップするより早く、プロセッサの
暴走やパフォーマンスの低下を検出することができる。 【００３０】 【発明の効果】本発明によれば次の効果が得られる。 （１）ウォッチドッグタイマーより短い時間を設定した
待ち合わせ監視タイマーを設け、待ち合わせ監視タイマ
ーからタイムアップ信号を受けると各プロセッサをリセ
ットして初期化している。これによって、一方のプロセ
ッサでローカルメモリのエラー検出訂正の処理時間が増
大して、同期ずれが生じたり、あるいは、一方のプロセ
ッサが暴走し、システムバスへのアクセス要求が発生し
ないような事態において、ウォッチドッグタイマーのタ
イムアップまで待つことなく、システムのパフォーマン
スの低下や二重化したプロセッサの一方が暴走する事態
を逸早く検出できる。従って、本発明によれば、システ
ム全体のパフォーマンスの低下を防ぎ、信頼性の高いマ
イクロプロセッサ装置を実現することができる。 （２）一対のプロセッサの同期ずれが所定の時間以内の
場合は一対のプロセッサを同期して動作させ、同期ずれ
が所定の時間を超えたときは一対のプロセッサを初期化
して再起動する。このため、一対のプロセッサは同一の
動作を同期して実行するように制御される。これによっ
て、一対のプロセッサ出力を照合できる状態に制御され
るため、プロセッサ出力の正当性を向上させることがで
きる。

【図面の簡単な説明】 【図１】本発明の一実施例を示す構成ブロック図であ
る。 【図２】制御回路の詳細を示すブロック図である。 【図３】正常時のリードサイクルにおける動作を示すタ
イムチャートである。 【図４】１系ＣＰＵが暴走しシステムバスへのアクセス
要求を発生しない場合の動作を示すタイムチャートであ
る。 【図５】従来装置の一例を示す構成ブロック図である。 【符号の説明】 ＣＯ ０系のＣＰＵ Ｃ１ １系のＣＰＵ ＢＳ システムバス １１，１２ プロセッサ １５，１６ 誤り検出訂正回路 ２１，２２ バスインターフェイスユニット １７ 制御回路 １８ 比較／データフロー制御回路 ２０ ウォッチドッグタイマー ２５ 待ち合わせ監視タイマー

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】同一の動作を同期して実行する一対のプロ
   セッサとシステムバスを備え、前記一対のプロセッサの
   前記システムバスへのアクセス要求によって、同期化し
   二重系照合を行うプロセッサ装置において、 前記一対のプロセッサの前記システムバスへのそれぞれ
   のアクセス要求を待ち合わせて各プロセッサの出力を比
   較し、一致した場合に当該出力を前記システムバスに出
   力する比較／データフロー制御回路と、前記 システムバスを介して前記一対のプロセッサによっ
   て定期的にアクセスされることでシステムの正常動作を
   監視するウォッチドッグタイマーと、 このウォッチドッグタイマーより短い所定の時間が設定
   され、一方のプロセッサのみからシステムバスへアクセ
   ス要求信号が出力されると起動され、その後前記所定の
   時間内に他方のプロセッサから前記システムバスへアク
   セス要求信号が出力されるとリセットされ、前記所定の
   時間が過ぎても前記他方のプロセッサからアクセス要求
   信号が出力されないときはタイムアップする待ち合わせ
   監視タイマーと、 前記比較／データフロー制御回路からの比較結果を入力
   し、比較結果が不一致の場合は前記一対のプロセッサを
   リセットし、前記待ち合わせ監視タイマからタイムアッ
   プ信号を受けると前記一対のプロセッサをリセットして
   初期化する制御回路と、を有し、前記一対のプロセッサ
   は、同期ずれが前記所定の時間以内の場合は同期して動
   作し、同期ずれが所定の時間を超えた場合は共に初期化
   されることを特徴とするプロセッサ装置。