JPH0433138A - Ｃｐｕ暴走監視方式 - Google Patents
Ｃｐｕ暴走監視方式Info
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- JPH0433138A JPH0433138A JP2140412A JP14041290A JPH0433138A JP H0433138 A JPH0433138 A JP H0433138A JP 2140412 A JP2140412 A JP 2140412A JP 14041290 A JP14041290 A JP 14041290A JP H0433138 A JPH0433138 A JP H0433138A
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- 238000012544 monitoring process Methods 0.000 title claims description 12
- 238000001514 detection method Methods 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 10
- 230000008054 signal transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000012423 maintenance Methods 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000012806 monitoring device Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＣＰＵの暴走を監視して、暴走発生時に自動的にＣＰＵ
を再起動するＣＰＵ暴走監視方式に関し、スレーブ側Ｃ
ＰＵが暴走した場合に、自己リセットをかけ人手によら
ず自動的に再起動がなされるようにすることを目的とし
、 それぞれにＣＰＵを有するマスタ装置とスレーブ装置と
からなるマルチＣＰＵシステムにおいて、スレーブ側の
ＣＰＵの暴走発生を監視するウォッチドッグタイマと、
該ウォッチドッグタイマ２２の出力を微分して暴走検出
信号を生成してマスタ装置と該ＣＰＵのリセット端子と
に送出する暴走信号送出手段と、該リセット端子への該
暴走検出信号によって該ＣＰＵか再起動されて暴走な（
立ち上がった場合に、正常復帰信号を前記マスタ装置へ
送出する復帰信号送出手段とを備え、該暴走検出信号に
よってスレーブ側のＣＰＵの暴走発生をマスタ装置に通
知するとともに該ＣＰＵをリセットして再起動させ、該
正常復帰信号により先にマスタ装置に送付された暴走検
出信号をリセットする構成である。
を再起動するＣＰＵ暴走監視方式に関し、スレーブ側Ｃ
ＰＵが暴走した場合に、自己リセットをかけ人手によら
ず自動的に再起動がなされるようにすることを目的とし
、 それぞれにＣＰＵを有するマスタ装置とスレーブ装置と
からなるマルチＣＰＵシステムにおいて、スレーブ側の
ＣＰＵの暴走発生を監視するウォッチドッグタイマと、
該ウォッチドッグタイマ２２の出力を微分して暴走検出
信号を生成してマスタ装置と該ＣＰＵのリセット端子と
に送出する暴走信号送出手段と、該リセット端子への該
暴走検出信号によって該ＣＰＵか再起動されて暴走な（
立ち上がった場合に、正常復帰信号を前記マスタ装置へ
送出する復帰信号送出手段とを備え、該暴走検出信号に
よってスレーブ側のＣＰＵの暴走発生をマスタ装置に通
知するとともに該ＣＰＵをリセットして再起動させ、該
正常復帰信号により先にマスタ装置に送付された暴走検
出信号をリセットする構成である。
本発明は、ＣＰＵの暴走を監視して、暴走発生時に自動
的にＣＰＵを再起動するＣＰＵの暴走監視方式に関する
。
的にＣＰＵを再起動するＣＰＵの暴走監視方式に関する
。
ＣＰＵが正常にプログラムを実行している途中で、突然
出力の内容が継続性を失い以後誤った意味の無い出力を
継続して出力し続けることがあり、これを比喰的表現を
もってＣＰＵの暴走と呼んでいる。マスタＣＰＵとスレ
ーブＣＰＵからなるマルチＣＰＵ構成をとっている装置
において、スレーブ装置側のＣＰＵが暴走した場合に、
自動的にリセットして自己復帰し、このシステムが無人
局等に設置されも再起動に人手を要しないことが望まし
い。
出力の内容が継続性を失い以後誤った意味の無い出力を
継続して出力し続けることがあり、これを比喰的表現を
もってＣＰＵの暴走と呼んでいる。マスタＣＰＵとスレ
ーブＣＰＵからなるマルチＣＰＵ構成をとっている装置
において、スレーブ装置側のＣＰＵが暴走した場合に、
自動的にリセットして自己復帰し、このシステムが無人
局等に設置されも再起動に人手を要しないことが望まし
い。
第４図は従来の暴走監視方式の図である。
１は制御監視装置などのマスタ装置で、伝送信号の処理
等を行うスレーブ装置の監視や故障情報の収集・記録等
のロギング処理を行うものである。
等を行うスレーブ装置の監視や故障情報の収集・記録等
のロギング処理を行うものである。
マスタ装置ｌは収集したデータの処理を行うＣＰＵ１ｌ
と、スレーブ装置からの暴走検出信号を一時的に記憶し
てお（リードレジスタ１２とを有する。
と、スレーブ装置からの暴走検出信号を一時的に記憶し
てお（リードレジスタ１２とを有する。
２はスレーブ装置で、ＣＰＵ２１とウォッチドッグタイ
マ２２とリセットスイッチ２３とを有する。ウォッチド
ッグタイマ２２は、被監視ＣＰＵ２１からのパルスで定
期的にトリガされて、ＣＰＵ２１が正常に動作している
間は“Ｈ”を出力しているが、ＣＰＵ２１にソフトウェ
ア暴走が発生してパルスの時間間隔が変わるとこれを検
出して“Ｌ”を出力して、マスタ装置（監視制御装置）
■のり一ドレジスタ１２に送り、暴走発生のログをとる
とともに、ランプ等でアラームＡＬＭを出して保守者に
知らせる。
マ２２とリセットスイッチ２３とを有する。ウォッチド
ッグタイマ２２は、被監視ＣＰＵ２１からのパルスで定
期的にトリガされて、ＣＰＵ２１が正常に動作している
間は“Ｈ”を出力しているが、ＣＰＵ２１にソフトウェ
ア暴走が発生してパルスの時間間隔が変わるとこれを検
出して“Ｌ”を出力して、マスタ装置（監視制御装置）
■のり一ドレジスタ１２に送り、暴走発生のログをとる
とともに、ランプ等でアラームＡＬＭを出して保守者に
知らせる。
そして保守者は暴走原因の解析等を行った後、リセット
スイッチ２３を人為的に操作してＣＰＵ２１のリセット
端子への入力を一時的に“Ｌ”として、ＣＰＵ２１の暴
走を停止・再起動させるリセットを行い、またマスタ装
置１のリードレジスタＩＩのリセット端子に“Ｌ”パル
スを送ってクリアし、マスタ側のＣＰＵＩＩに正常動作
に復帰したことを知らせるようになっていた。
スイッチ２３を人為的に操作してＣＰＵ２１のリセット
端子への入力を一時的に“Ｌ”として、ＣＰＵ２１の暴
走を停止・再起動させるリセットを行い、またマスタ装
置１のリードレジスタＩＩのリセット端子に“Ｌ”パル
スを送ってクリアし、マスタ側のＣＰＵＩＩに正常動作
に復帰したことを知らせるようになっていた。
ところで、ＣＰＵの暴走は一時的なノイズ等の外部要因
の影響でＣＰＵ内の各種レジスタの内容（ビット構成）
が変化を受けることによってプログラムの進行順序が狂
ったり読出すべきメモリアドレスが変化したりしてプロ
グラムの正常な実行が妨げられることに起因することが
多く、殆どの場合はＣＰＵの故障ではないからＣＰＵの
レジスタ群を全てリセットし白紙の状態に戻した後、再
びプログラムを最初からスタートさせることによって復
旧するものである。
の影響でＣＰＵ内の各種レジスタの内容（ビット構成）
が変化を受けることによってプログラムの進行順序が狂
ったり読出すべきメモリアドレスが変化したりしてプロ
グラムの正常な実行が妨げられることに起因することが
多く、殆どの場合はＣＰＵの故障ではないからＣＰＵの
レジスタ群を全てリセットし白紙の状態に戻した後、再
びプログラムを最初からスタートさせることによって復
旧するものである。
上記従来の暴走監視方式では、再試行で正常に動作する
一時的原因によるスレーブ側ＣＰＵの暴走の場合であっ
ても、自動復帰ができないので、これらの装置が無人局
等の人手の無い場所に設置されている場合には、再起動
のために保守者が出掛けていく必要があり厄介であると
いう問題があった。
一時的原因によるスレーブ側ＣＰＵの暴走の場合であっ
ても、自動復帰ができないので、これらの装置が無人局
等の人手の無い場所に設置されている場合には、再起動
のために保守者が出掛けていく必要があり厄介であると
いう問題があった。
本発明は上記問題点に鑑み創出されたもので、スレーブ
側ＣＰＵが暴走した場合に、自己リセットをかけ人手に
よらず自動的に再起動がなされるようにすることを目的
とする。
側ＣＰＵが暴走した場合に、自己リセットをかけ人手に
よらず自動的に再起動がなされるようにすることを目的
とする。
第１図は、本発明のＣＰＵ暴走監視方式の原理図である
。
。
上記問題点は、第１図に示すように、
それぞれにＣＰＵＩＩ、２１を有するマスタ装置１とス
レーブ装置２とからなるマルチＣＰＵシステムにおいて
、 スレーブ側のＣＰＵ２１の暴走発生を監視するウォッチ
ドッグタイマ２２と、 該ウォッチドッグタイマ２２の出力を微分して暴走検出
信号を生成してマスタ装置１と該ＣＰＵ２１のリセット
端子とに送出する暴走信号送出手段２３と、 該リセット端子への該暴走検出信号によって該ＣＰＵ２
１が再起動されて暴走なく立ち上がった場合に、正常復
帰信号を前記マスタ装置１へ送出する復帰信号送出手段
２４とを備え、 該暴走検出信号によってスレーブ側のＣＰＵの暴走発生
をマスタ装置に通知するとともに該ＣＰＵをリセットし
て再起動させ、該正常復帰信号により先にマスタ装置に
送付された暴走検出信号をクリアすることを特徴とする
本発明のＣＰＵの暴走監視方式により解決される。
レーブ装置２とからなるマルチＣＰＵシステムにおいて
、 スレーブ側のＣＰＵ２１の暴走発生を監視するウォッチ
ドッグタイマ２２と、 該ウォッチドッグタイマ２２の出力を微分して暴走検出
信号を生成してマスタ装置１と該ＣＰＵ２１のリセット
端子とに送出する暴走信号送出手段２３と、 該リセット端子への該暴走検出信号によって該ＣＰＵ２
１が再起動されて暴走なく立ち上がった場合に、正常復
帰信号を前記マスタ装置１へ送出する復帰信号送出手段
２４とを備え、 該暴走検出信号によってスレーブ側のＣＰＵの暴走発生
をマスタ装置に通知するとともに該ＣＰＵをリセットし
て再起動させ、該正常復帰信号により先にマスタ装置に
送付された暴走検出信号をクリアすることを特徴とする
本発明のＣＰＵの暴走監視方式により解決される。
ウォッチドッグタイマ２２の出力は、スレーブ側のＣＰ
Ｕ２１に暴走が発生すると“Ｈ”から“じに変化する。
Ｕ２１に暴走が発生すると“Ｈ”から“じに変化する。
暴走信号送出手段２３は、微分動作によってこの変化点
を所定幅の“Ｌ”レベルパルスの暴走検出信号に変換す
る。この暴走検出信号は、ＣＰＵ２１のリセット端子に
入力されて該ＣＰＵ２１をリセットし再スタートさせる
と共に、この暴走検出信号はマスタ装置１に送られて記
憶され、マスタ装置のＣＰＵ１１はスレーブ装置に暴走
が発生したことを認識して所定のロギング処理を行う。
を所定幅の“Ｌ”レベルパルスの暴走検出信号に変換す
る。この暴走検出信号は、ＣＰＵ２１のリセット端子に
入力されて該ＣＰＵ２１をリセットし再スタートさせる
と共に、この暴走検出信号はマスタ装置１に送られて記
憶され、マスタ装置のＣＰＵ１１はスレーブ装置に暴走
が発生したことを認識して所定のロギング処理を行う。
再起動したスレーブ側のＣＰＵ２１は初期化プログラム
に基づいて初期化処理を行い、この処理が暴走なく正常
に行われると、該初期化処理プログラム内のリセットコ
マンドにより復帰信号送出手段２４から正常復帰信号が
出力されてマスタ装置ｌにスレーブ装置２が正常に復帰
したことを知らせ、マスタ装置ｌに記憶されている暴走
検出信号をクリアする。以上の手順によりシステムは正
常に復帰し、マスタ装置はスレーブ側のＣＰＵに暴走が
発生し再起動により正常に復旧したことを認識する。
に基づいて初期化処理を行い、この処理が暴走なく正常
に行われると、該初期化処理プログラム内のリセットコ
マンドにより復帰信号送出手段２４から正常復帰信号が
出力されてマスタ装置ｌにスレーブ装置２が正常に復帰
したことを知らせ、マスタ装置ｌに記憶されている暴走
検出信号をクリアする。以上の手順によりシステムは正
常に復帰し、マスタ装置はスレーブ側のＣＰＵに暴走が
発生し再起動により正常に復旧したことを認識する。
この監視復帰動作は人手によりリセットスイッチを操作
することなく自動的に行われる。
することなく自動的に行われる。
以下添付図により本発明の詳細な説明する。
第２図は本発明の一実施例を示す図、第３図は第２図の
動作を示すタイムチャートである。なお全図を通じて同
一符号は同一対象物を表す。
動作を示すタイムチャートである。なお全図を通じて同
一符号は同一対象物を表す。
第２図において、暴走信号送出回路２５は微分回路より
なり、スレーブＣＰＵ２１の暴走を監視するウォッチド
ッグタイマ２２の出力が入力されている。
なり、スレーブＣＰＵ２１の暴走を監視するウォッチド
ッグタイマ２２の出力が入力されている。
暴走信号送出回路２５の出力は、マスタ装置のリードレ
ジスタ１２と、ＡＮＤゲート２５を介してスレーブＣＰ
Ｕ２１のリセット端子に入力される。リセットスイッチ
２３は、マニュアルリセットに用いるもので、これによ
る“Ｌ”レベル信号はＡＮＤゲート２５．２６を介して
、ＣＰＵ２１のリセット端子及びマスタ装置Ｉのリード
レジスタ１２のリセット端子に入力されており１、人手
により人為的にリセット・再起動およびマスタ装置への
復帰通知を行うことができるようになっている。
ジスタ１２と、ＡＮＤゲート２５を介してスレーブＣＰ
Ｕ２１のリセット端子に入力される。リセットスイッチ
２３は、マニュアルリセットに用いるもので、これによ
る“Ｌ”レベル信号はＡＮＤゲート２５．２６を介して
、ＣＰＵ２１のリセット端子及びマスタ装置Ｉのリード
レジスタ１２のリセット端子に入力されており１、人手
により人為的にリセット・再起動およびマスタ装置への
復帰通知を行うことができるようになっている。
２４はライトレジスタで、ＣＰＵ２１の初期化処理が正
常に行われると初期化プログラムのコマンドによって“
Ｌ”レベルパルスを発生するものであり、その出力はＡ
ＮＤゲート２６を介してリードレジス実施例の動作を説
明する。
常に行われると初期化プログラムのコマンドによって“
Ｌ”レベルパルスを発生するものであり、その出力はＡ
ＮＤゲート２６を介してリードレジス実施例の動作を説
明する。
スレーブ側のＣＰＵ２１にソフトウェア暴走が発生する
と、ウォッチドッグタイマ２２は所定時間後にこれを検
出して出力■が、“Ｈ”から“Ｌ”に変化する。暴走信
号送出回路２５はこの出力を微分しているので、この変
化を検出して所定幅の“Ｌ”レベルパルスの暴走検出信
号■を生成する。
と、ウォッチドッグタイマ２２は所定時間後にこれを検
出して出力■が、“Ｈ”から“Ｌ”に変化する。暴走信
号送出回路２５はこの出力を微分しているので、この変
化を検出して所定幅の“Ｌ”レベルパルスの暴走検出信
号■を生成する。
この信号■はマスタ装置のリードレジスタＩ２に送られ
るので、リードレジスタ１２はＬ”にセットされ、マス
タ側ＣＰＵＩＩはスレーブ側ＣＰＵに暴走が発生したこ
とを認識する。一方、暴走検出信号■はスレーブ側ＣＰ
Ｕ２］のリセット端子に入力されるが、“Ｈ”→“Ｌ”
→“Ｈ”と変化するので、スレーブＣＰＵ２１はリセッ
トされて再起動される。
るので、リードレジスタ１２はＬ”にセットされ、マス
タ側ＣＰＵＩＩはスレーブ側ＣＰＵに暴走が発生したこ
とを認識する。一方、暴走検出信号■はスレーブ側ＣＰ
Ｕ２］のリセット端子に入力されるが、“Ｈ”→“Ｌ”
→“Ｈ”と変化するので、スレーブＣＰＵ２１はリセッ
トされて再起動される。
そしてこのＣＰＵ２１が暴走無しに正常に立上ると、ウ
ォッチドッグタイマ２２の出力■は“Ｈ”に復帰すると
共に、初期化プログラム中にセットされたライトコマン
ドにより、ライトレジスタ２４は一時的に“Ｌ”にセッ
トされるので、ライトレジスタ２１は“Ｌ″レベルパル
スりなる正常復帰信号■をり−ドレジスタ例つリセット
端子に送り、ｉ走検出信号により“Ｌ”にセットされた
り一ドレジスタ？値を“Ｈ”に復帰させる。これにより
マスタ側のＣＰＵＩＩはスレーブ側ＣＰＵ２１が正常動
作に復帰したことを認識する。
ォッチドッグタイマ２２の出力■は“Ｈ”に復帰すると
共に、初期化プログラム中にセットされたライトコマン
ドにより、ライトレジスタ２４は一時的に“Ｌ”にセッ
トされるので、ライトレジスタ２１は“Ｌ″レベルパル
スりなる正常復帰信号■をり−ドレジスタ例つリセット
端子に送り、ｉ走検出信号により“Ｌ”にセットされた
り一ドレジスタ？値を“Ｈ”に復帰させる。これにより
マスタ側のＣＰＵＩＩはスレーブ側ＣＰＵ２１が正常動
作に復帰したことを認識する。
以上の如く、スレーブ側のＣＰＵに一時的原因によるソ
フトウェア暴走が発生しても、人手によらず自動的にリ
セット・再起動がなされるため、システムを無人局等に
設置する場合に極めて有効である。
フトウェア暴走が発生しても、人手によらず自動的にリ
セット・再起動がなされるため、システムを無人局等に
設置する場合に極めて有効である。
以上説明した如く、本発明によればウォッチドッグタイ
マの出力を微分して暴走ＣＰＵのリセット端子に入力し
て再起動させ、正常に再起動したらマスタ装置に通知し
である暴走検出信号をクリアするので、暴走が発生した
ＣＰＵは自己復帰することが可能となり、無人局に設置
した伝送装置等に適用すると暴走復旧に人手を介すこと
ないため極めて効果的である。
マの出力を微分して暴走ＣＰＵのリセット端子に入力し
て再起動させ、正常に再起動したらマスタ装置に通知し
である暴走検出信号をクリアするので、暴走が発生した
ＣＰＵは自己復帰することが可能となり、無人局に設置
した伝送装置等に適用すると暴走復旧に人手を介すこと
ないため極めて効果的である。
第１図は、本発明のＣＰＵ暴走監視方式の原理図、
第２図は、本発明の一実施例を示す図、第３図は、第２
図の動作を示すタイムチャート、第４図は、従来のＣＰ
Ｕ暴走監視方式の図、である。 図において、 １−−−マスタ装置、 １１−マスタ側のＣＰＵ。 １２− リードレジスタ、 ２−・スレーブ装置、
２１・・−スレーブ側のＣＰＵ。 ２４ ライトレジスタ（復帰信号送出手段）、である
。 １マスタに置 く 本発明のＣＰＵ暴乏瞥視乃式の厭理図 第 １ 図 Ｘ発明の一寅施例２ホオ図 第 図
図の動作を示すタイムチャート、第４図は、従来のＣＰ
Ｕ暴走監視方式の図、である。 図において、 １−−−マスタ装置、 １１−マスタ側のＣＰＵ。 １２− リードレジスタ、 ２−・スレーブ装置、
２１・・−スレーブ側のＣＰＵ。 ２４ ライトレジスタ（復帰信号送出手段）、である
。 １マスタに置 く 本発明のＣＰＵ暴乏瞥視乃式の厭理図 第 １ 図 Ｘ発明の一寅施例２ホオ図 第 図
Claims (1)
- 【特許請求の範囲】 それぞれにＣＰＵ（１１、２１）を有するマスタ装置（
１）とスレーブ装置（２）とからなるマルチＣＰＵシス
テムにおいて、 スレーブ側のＣＰＵ（２１）の暴走発生を監視するウォ
ッチドッグタイマ（２２）と、 該ウォッチドッグタイマ（２２）の出力を微分して暴走
検出信号を生成してマスタ装置（１）と該ＣＰＵ（２１
）のリセット端子とに送出する暴走信号送出手段（２３
）と、 該リセット端子への該暴走検出信号によって該ＣＰＵ（
２１）が再起動されて暴走なく立ち上がった場合に、正
常復帰信号を前記マスタ装置（１）へ送出する復帰信号
送出手段（２４）とを備え、該暴走検出信号によってス
レーブ側のＣＰＵ（２１）の暴走発生をマスタ装置（１
）に通知するとともに該ＣＰＵ（２１）をリセットして
再起動させ、該正常復帰信号により先にマスタ装置（１
）に送付された暴走検出信号をリセットすることを特徴
とするＣＰＵ暴走監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140412A JPH0433138A (ja) | 1990-05-30 | 1990-05-30 | Ｃｐｕ暴走監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2140412A JPH0433138A (ja) | 1990-05-30 | 1990-05-30 | Ｃｐｕ暴走監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0433138A true JPH0433138A (ja) | 1992-02-04 |
Family
ID=15268135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2140412A Pending JPH0433138A (ja) | 1990-05-30 | 1990-05-30 | Ｃｐｕ暴走監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0433138A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102591237A (zh) * | 2012-02-29 | 2012-07-18 | 四川航天系统工程研究所 | 井下避险装置的电气双核控制系统及其控制方法 |
| WO2015087471A1 (en) * | 2013-12-13 | 2015-06-18 | International Business Machines Corporation | Framework to provide time bound execution of co-processor commands |
| US9349084B2 (en) | 2013-09-02 | 2016-05-24 | Canon Kabushiki Kaisha | Image forming apparatus, non-transitory computer-readable storage medium and method for monitoring error in central processing unit and performs resetting process |
-
1990
- 1990-05-30 JP JP2140412A patent/JPH0433138A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102591237A (zh) * | 2012-02-29 | 2012-07-18 | 四川航天系统工程研究所 | 井下避险装置的电气双核控制系统及其控制方法 |
| US9349084B2 (en) | 2013-09-02 | 2016-05-24 | Canon Kabushiki Kaisha | Image forming apparatus, non-transitory computer-readable storage medium and method for monitoring error in central processing unit and performs resetting process |
| WO2015087471A1 (en) * | 2013-12-13 | 2015-06-18 | International Business Machines Corporation | Framework to provide time bound execution of co-processor commands |
| US9817670B2 (en) | 2013-12-13 | 2017-11-14 | International Business Machines Corporation | Framework to provide time bound execution of co-processor commands |
| US9898301B2 (en) | 2013-12-13 | 2018-02-20 | International Business Machines Corporation | Framework to provide time bound execution of co-processor commands |
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