JPH0283677A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0283677A JPH0283677A JP63237004A JP23700488A JPH0283677A JP H0283677 A JPH0283677 A JP H0283677A JP 63237004 A JP63237004 A JP 63237004A JP 23700488 A JP23700488 A JP 23700488A JP H0283677 A JPH0283677 A JP H0283677A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- latch
- counter
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005856 abnormality Effects 0.000 abstract description 13
- 230000002159 abnormal effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロフンピユータに関し、特にシステムの
異常検知に用いるウォッチドッグタイマに関する。
異常検知に用いるウォッチドッグタイマに関する。
従来、この種のウォッチドッグタイマは、プリセット可
能なオーバーフロー付きカウンタを有し、正常動作時は
、カウンタがオーバーフａ−スル前にカウンタのプリセ
ットが行なわれ、ある一定時間以上たってもカウンタが
プリセットされなかった時（カウンタがオーバーフロー
）システム異常と判断し、ノンマスカブルのインターラ
ブドを発生させ、外部にシステム異常を示すとともに、
割込み処理ルーチン内で出力端子の出力信号レベル制御
等異常処理を行なっていた。
能なオーバーフロー付きカウンタを有し、正常動作時は
、カウンタがオーバーフａ−スル前にカウンタのプリセ
ットが行なわれ、ある一定時間以上たってもカウンタが
プリセットされなかった時（カウンタがオーバーフロー
）システム異常と判断し、ノンマスカブルのインターラ
ブドを発生させ、外部にシステム異常を示すとともに、
割込み処理ルーチン内で出力端子の出力信号レベル制御
等異常処理を行なっていた。
上述した従来のウォッチドッグタイマは、システム異常
時に、カウンタのオーバーフローの発生により、割込み
ルーチンの中で異常処理を行っているので、プログラム
が正常に実行できない状態のときは、出力信号の制御等
の処理が行えないという欠点がある。
時に、カウンタのオーバーフローの発生により、割込み
ルーチンの中で異常処理を行っているので、プログラム
が正常に実行できない状態のときは、出力信号の制御等
の処理が行えないという欠点がある。
本発明のウォッチドッグタイマは、システム異常時のポ
ート出力状態を設定するラッチとカウンタがオーバーフ
ローした時、このラッチの内容を出力する制御回路を有
している。
ート出力状態を設定するラッチとカウンタがオーバーフ
ローした時、このラッチの内容を出力する制御回路を有
している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例のブロック図である。カウ
ンタ１はプリセット可能なオーバーフロー付きカウンタ
、クロック２はカウンタの入力クロック、リセット信号
３はマイクロプロセッサのリセット信号、クリア信号４
はプログラムによる出力信号、プリセット信号５はカウ
ンタのプリセット信号、オーバーフロー信号６はカウン
タがオーバーフローしたことを示す、ループ信号７は短
期間にプリセットを繰り返したことを示す、割込み信号
８はシステムが異常動作したことを示す、ライト信号９
は入力／出力モードの設定をする、ラッチ１０はライト
信号９によるモードを保持する、ライト信号１１は端子
１６の出力レベルを設定する、ラッチ１２は端子１６の
出力レベルを保持する、リード信号１３はラッチ１２の
内容を読込む、リード信号１４は端子１６の入力レベル
を読込む、制御信号１５は端子１６の入出力をコントロ
ールする、端子１６は入出力の端子、バス１７はマイク
ロプロセッサの内部バス、ライト信号１８はシステム異
常時ボート出力レベルを設定する、ラッチ１９はシステ
ム異常時ボート出力レベルを保持する、制御信号２０は
ラッチ１９の出力をコントロールする。
ンタ１はプリセット可能なオーバーフロー付きカウンタ
、クロック２はカウンタの入力クロック、リセット信号
３はマイクロプロセッサのリセット信号、クリア信号４
はプログラムによる出力信号、プリセット信号５はカウ
ンタのプリセット信号、オーバーフロー信号６はカウン
タがオーバーフローしたことを示す、ループ信号７は短
期間にプリセットを繰り返したことを示す、割込み信号
８はシステムが異常動作したことを示す、ライト信号９
は入力／出力モードの設定をする、ラッチ１０はライト
信号９によるモードを保持する、ライト信号１１は端子
１６の出力レベルを設定する、ラッチ１２は端子１６の
出力レベルを保持する、リード信号１３はラッチ１２の
内容を読込む、リード信号１４は端子１６の入力レベル
を読込む、制御信号１５は端子１６の入出力をコントロ
ールする、端子１６は入出力の端子、バス１７はマイク
ロプロセッサの内部バス、ライト信号１８はシステム異
常時ボート出力レベルを設定する、ラッチ１９はシステ
ム異常時ボート出力レベルを保持する、制御信号２０は
ラッチ１９の出力をコントロールする。
以下に動作について説明する。
端子１６は出力ポートとして使用する場合、予めシステ
ムが異常検知した時の出力レベルを設定する。ラッチ１
９にシステム異常時の出力レベル（ハイ・レベルまたは
ロウレベル）を書込ム。
ムが異常検知した時の出力レベルを設定する。ラッチ１
９にシステム異常時の出力レベル（ハイ・レベルまたは
ロウレベル）を書込ム。
ラッチ１０にロウレベルを書込むことにより、端子１６
を出力ポートとする。
を出力ポートとする。
正常動作時、カウンタ１がオーバーフローする前（また
は、オーバーフロー時間の２−４以降）にプリセットす
ることにより割込み信号８がアクティブにならないよう
にする。
は、オーバーフロー時間の２−４以降）にプリセットす
ることにより割込み信号８がアクティブにならないよう
にする。
システム異常動作時、カウンタ１がオーバーフローした
（または、オーバーフロー時間の２−４以前にプリセッ
トした）ことにより、割込み信号８がアクティブになる
。同時に制御信号１５がインアクティブ、制御信号２０
がアクティブとなり、端子１６よりラッチェ９の内容（
予め設定しておいたレベル）が出力される。従って、シ
ステム異常時の出力レベルをラッチ１９ヘマイクロプロ
セツサのイニシャライズ時に設定することにより、任意
ルベル（ハイ・レベルｔ ？、、： ハＩ＝ｌ ウ・レ
ベル）をハードウェアで出力可能となる。
（または、オーバーフロー時間の２−４以前にプリセッ
トした）ことにより、割込み信号８がアクティブになる
。同時に制御信号１５がインアクティブ、制御信号２０
がアクティブとなり、端子１６よりラッチェ９の内容（
予め設定しておいたレベル）が出力される。従って、シ
ステム異常時の出力レベルをラッチ１９ヘマイクロプロ
セツサのイニシャライズ時に設定することにより、任意
ルベル（ハイ・レベルｔ ？、、： ハＩ＝ｌ ウ・レ
ベル）をハードウェアで出力可能となる。
以上説明したように本発明は、予めシステム異常時のボ
ート状態を設定することにより、システム異常時に固定
した信号（本マイクロプロセッサを載せたシステムに合
った）を出力できる効果があり、システム全体の信頼性
を高めることができる。
ート状態を設定することにより、システム異常時に固定
した信号（本マイクロプロセッサを載せたシステムに合
った）を出力できる効果があり、システム全体の信頼性
を高めることができる。
ウンタの入力クロック、３・・・・・・リセット信号、
４・・・・・・カウンタ・クリア信号、５・・・・・・
カウンタ・プリセット信号、６・・・・・・カウンタ・
オーバーフロー信号、７・・・・・・ループ信号、８・
・・・・・システム異常信号、９・・・・・・ボート・
モード・ライト信号、１０・・・・・・ボー）・・モー
ド・ラッチ、１１・・・・・・ボート出力レベルライト
信号、１２・・・・・・ボート出力レベルラッチ、１３
・・・・・・ボート出力レベルリード信号、１４・・・
・・・ボート入力レベルリード信号、１５・・・・・・
ボート入出力コントロール信号、１６・・・・・・端子
、１７・・・・・・本マイクロコンピュータ内部バス、
１８・・・・・・システム異常時ボート出力レベルライ
ト信号、１９・・・・・・システム異常時ボート出力レ
ベルラッチ、２０・・・・・・ラッチ１９出力コントロ
ール信号。
４・・・・・・カウンタ・クリア信号、５・・・・・・
カウンタ・プリセット信号、６・・・・・・カウンタ・
オーバーフロー信号、７・・・・・・ループ信号、８・
・・・・・システム異常信号、９・・・・・・ボート・
モード・ライト信号、１０・・・・・・ボー）・・モー
ド・ラッチ、１１・・・・・・ボート出力レベルライト
信号、１２・・・・・・ボート出力レベルラッチ、１３
・・・・・・ボート出力レベルリード信号、１４・・・
・・・ボート入力レベルリード信号、１５・・・・・・
ボート入出力コントロール信号、１６・・・・・・端子
、１７・・・・・・本マイクロコンピュータ内部バス、
１８・・・・・・システム異常時ボート出力レベルライ
ト信号、１９・・・・・・システム異常時ボート出力レ
ベルラッチ、２０・・・・・・ラッチ１９出力コントロ
ール信号。
第１図は、本発明のウォッチドッグタイマ及び入出力ボ
ートのブロック図である。
ートのブロック図である。
Claims (1)
- 出力端子へ出力する回路とは別に、出力端子のレベルを
予め設定可能なラッチ回路と、カウンタと、該カウンタ
の出力信号を基に４該ラッチ回路でラッチしている内容
と、通常、出力している内容を切換えて出力する制御回
路とを有するマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237004A JPH0283677A (ja) | 1988-09-20 | 1988-09-20 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237004A JPH0283677A (ja) | 1988-09-20 | 1988-09-20 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0283677A true JPH0283677A (ja) | 1990-03-23 |
Family
ID=17008961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237004A Pending JPH0283677A (ja) | 1988-09-20 | 1988-09-20 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0283677A (ja) |
-
1988
- 1988-09-20 JP JP63237004A patent/JPH0283677A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5404356A (en) | Microcomputer with watchdog timer and I/O port control | |
| JPH0283677A (ja) | マイクロコンピュータ | |
| JPH10105422A (ja) | 保護装置の制御回路 | |
| JPH11259340A (ja) | コンピュータの再起動制御回路 | |
| JPS5878239A (ja) | 演算制御回路 | |
| JP2508305B2 (ja) | 初期値決定装置 | |
| JPS622685Y2 (ja) | ||
| JPH0395636A (ja) | フェイルセーフ回路の診断方式 | |
| JPH01310422A (ja) | マイクロコンピュータのリセット回路 | |
| JPS61241848A (ja) | 電子計算機の異常検出回路 | |
| JP3757407B2 (ja) | 制御装置 | |
| JPH0612294A (ja) | 監視装置 | |
| JPH03152637A (ja) | 異常診断システム | |
| JPS6349855A (ja) | Ｃｐｕの割込み周期異常検出装置 | |
| JPH0251748A (ja) | マイクロコンピュータ | |
| JPH0573360A (ja) | ウオツチドツグ・タイマ | |
| JPS61241847A (ja) | 電子計算機の異常検出回路 | |
| JPS61281342A (ja) | プログラムの暴走防止装置 | |
| JPH05233576A (ja) | 二重システム | |
| JPH03260847A (ja) | Ｃｐｕ暴走復帰回路 | |
| JPH01149149A (ja) | ウォッチドッグタイマ内蔵マイクロコンピュータ | |
| JPS6298435A (ja) | コンピユ−タの異常検出方法 | |
| JPH0452977B2 (ja) | ||
| JPS61145617A (ja) | 電源切断回路 | |
| JPH01108645A (ja) | マイクロコンピュータ装置 |